JPS6160009A - Step wave generating circuit - Google Patents
Step wave generating circuitInfo
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- JPS6160009A JPS6160009A JP18236084A JP18236084A JPS6160009A JP S6160009 A JPS6160009 A JP S6160009A JP 18236084 A JP18236084 A JP 18236084A JP 18236084 A JP18236084 A JP 18236084A JP S6160009 A JPS6160009 A JP S6160009A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/026—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform using digital techniques
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、内挿補間により階段ピッチを細かくした階
段波形を得る階段波形発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a staircase waveform generation circuit that obtains a staircase waveform with a fine staircase pitch by interpolation.
（従来の技術〕
読み出しクロツク信号によってメモリ回路のデータを逐
次読み出し、Ｄ人変換回路を介してアナログ出力すれば
、読み出しクロックに同期した階段波形出力が得られる
ことが知られている。第４図に示す従来の階段波形発生
回路１は、メモリ回路２内の各アドレスに各階段の高さ
を示す絶対量データが記憶させてあり、読み出しクロッ
ク信号により逐次読み出した絶対量データを、ＤＡ変換
回路３にてＤＡ変換し、同図に示す階段波形出力を得る
構成とされている。(Prior Art) It is known that if data in a memory circuit is sequentially read out using a readout clock signal and outputted in analog form via a D-person conversion circuit, a staircase waveform output synchronized with the readout clock can be obtained. In the conventional staircase waveform generation circuit 1 shown in FIG. 1, absolute quantity data indicating the height of each staircase is stored at each address in a memory circuit 2. 3 performs DA conversion to obtain the staircase waveform output shown in the figure.
上記従来の階段波形発生回路１は、データバスピット数
が少ない場合、階段変化が大きくなるため、低域ｆ波回
路４を用いて階段波形出力を平滑する必要があり、ＤＡ
変換回路３の分解能も低域ｆ波回路４によって制約を受
ける等の問題点があった。また、ＤＡ変換回路３に分解
能が高いものを用い、読み出しクロック周波数を高めた
場合でも、メモリ回路２の記憶容量を大としなければな
らず、製造コストが高くなる等の問題点があった。In the conventional staircase waveform generation circuit 1 described above, when the number of data bus pits is small, the staircase change becomes large, so it is necessary to smooth the staircase waveform output using the low-frequency f-wave circuit 4.
There are also problems in that the resolution of the conversion circuit 3 is also limited by the low frequency f-wave circuit 4. Furthermore, even when a high-resolution DA converter circuit 3 is used and the read clock frequency is increased, the storage capacity of the memory circuit 2 must be increased, resulting in problems such as increased manufacturing costs.
この発明は、上記問題点を解決したものであシ、階段波
形の隣る階段の段差を分割して得られる差分データを出
力する差分データ出力手段と、この差分データ出力手段
の出力を加算入力とする全加算回路と、この全加算回路
の出力をラッチし、ラッチ出力を全加算回路に加算入力
として帰還するラッチ回路と、このラッチ回路のラッチ
出力をＤＡ変換するＤＡ変換回路と、前記差分データ出
力手段及びラッチ回路に対し、共通のクロック信号を供
給するクロック信号発生回路とから構成したことを要旨
とするものである。This invention solves the above-mentioned problems, and includes a difference data output means for outputting difference data obtained by dividing steps of adjacent stairs in a staircase waveform, and an input for adding and inputting the output of this difference data output means. a latch circuit that latches the output of this full adder circuit and feeds the latch output back to the full adder circuit as an addition input, a DA converter circuit that converts the latch output of this latch circuit to DA, and The gist of the present invention is that it comprises a clock signal generation circuit that supplies a common clock signal to the data output means and the latch circuit.
この発明は、階段波形の隣る階段の段差を分割して得ら
れる差分データを、ラッチ回路にラッチされた階段波形
の高さを示すデータに全加算し、階段ピッチの荒い階段
波形を内挿補間により細分化する。This invention completely adds the difference data obtained by dividing the steps of adjacent stairs of a staircase waveform to the data indicating the height of the staircase waveform latched in a latch circuit, and interpolates the staircase waveform with a rough staircase pitch. Subdivide by interpolation.
〔実施例〕
以下、この発明の実施例１１’ｃ）いて、第１図ないし
第３図を参照して説明する。第１，２図は、それぞれこ
の発明の階段波形発生回路の第１実施例を示す回路構成
図及び階段波形出力の波形図である。[Embodiment] Embodiment 11'c) of the present invention will be described below with reference to FIGS. 1 to 3. 1 and 2 are a circuit configuration diagram and a waveform diagram of a staircase waveform output, respectively, showing a first embodiment of a staircase waveform generating circuit according to the present invention.
第１図中、階段波形発生回路１１は、絶対量データに代
えて差分データを記憶させた差分データ出力手段として
のメそり回路１２とＤＡ変換回路１３の間に、全加算回
路１４と、全加算回路１４に対してラッチ出力を入力す
るよう帰還接続されたラッチ回路１５を設け、内挿補間
による階段波形の細分化を図ったものである。In FIG. 1, the staircase waveform generation circuit 11 includes a full adder circuit 14 and a full adder circuit 14 between a mesori circuit 12 as a differential data output means that stores differential data instead of absolute quantity data, and a DA converter circuit 13. A latch circuit 15 is provided which is feedback-connected to input a latch output to the adder circuit 14, and the step waveform is subdivided by interpolation.
メモリ回路１２に記憶される差分データは、第１図に示
した如く、絶対量データａ、ｂ、ｃ・・・に対し、隣接
する絶対量データ例えばｊ、 ｋの段差に−ｊを、内挿
数ｎで除した値１−ｊとしてある。従って、メモリ回路
１２の記憶容量は従来のメモリ回路２と同じであっても
、記憶するデータの内容は異なる。全加算回路１４は、
メモリ回路１２から読み出しクロック信号に同期して読
み出された差分データと、ラッチ回路１５から同じ読み
出しクロック信号に同期して読み出されたデータを全加
算し、ラッチ回路１５に供給する。ラッチ回路１５は、
Ｄ型７リツプフロツプ回路が用いられ、全加算回路１４
から供給されたデータを、読み出しクロック信号の入力
時点でＤＡ変換回路１３に中力する。１６は読み出しク
ロック信号を発生するクロック信号発生回路である。As shown in FIG. 1, the difference data stored in the memory circuit 12 includes absolute quantity data a, b, c, . The value is 1-j divided by the interpolation number n. Therefore, even though the storage capacity of the memory circuit 12 is the same as that of the conventional memory circuit 2, the content of the data stored is different. The full adder circuit 14 is
The differential data read from the memory circuit 12 in synchronization with the read clock signal and the data read out from the latch circuit 15 in synchronization with the same read clock signal are added together and supplied to the latch circuit 15. The latch circuit 15 is
A D-type 7 lip-flop circuit is used, and a full adder circuit 14 is used.
The data supplied from the DA converter circuit 13 is input to the DA converter circuit 13 at the time of inputting the read clock signal. 16 is a clock signal generation circuit that generates a read clock signal.
いま、メモリ回路１２に記憶されたデータａ。Data a currently stored in the memory circuit 12.
ｂとして、ａ＝０１００． ｂ＝＝１０００とし、内
挿数ｎ ＝ ４の場合を例に説明すると、絶対量データ
ａの次の差分データは０００１となる。b, a=0100. If b==1000 and the interpolation number n=4 will be explained as an example, the next difference data of the absolute quantity data a will be 0001.
従って、読み出しクロック信号が供給されるつど差分デ
ータの加算を行なう全加算回路１４の出力は、０１０１
，０１１０，０１１１，１０００の如く、４個の絶対量
データとなってラッチ回路１５に供給される。すなわち
、第２図に示したように１絶対量データａ、ｂの間を内
挿数だけ細分化した階段波形が得られ、内挿補間による
直線近似精度を高めることができる。Therefore, the output of the full adder circuit 14, which adds differential data each time the read clock signal is supplied, is 0101.
, 0110, 0111, and 1000, which are supplied to the latch circuit 15 as four absolute quantity data. That is, as shown in FIG. 2, a step waveform is obtained in which the absolute quantity data a and b are subdivided by the number of interpolations, and the accuracy of linear approximation by interpolation can be improved.
従って、ＤＡ変換回路１３の出力を前記低域ｆ波回路４
により平滑化した場合の平滑度は、従来に比し十分高い
ものが得られる。Therefore, the output of the DA conversion circuit 13 is transferred to the low frequency f-wave circuit 4.
The smoothness obtained by smoothing is sufficiently higher than that of the conventional method.
なお、上記実施例では、メモリ回路１２に差分データを
記憶する構成としたが、第３図に示す階段波形発生回路
２１の如く、絶対量データを記憶させたメモリ回路２２
に、差分回路２３を接続して差分データ出力手段を構成
し、同手段から全加算回路１４に対し差分データが供給
されるようにしてもよい。In the above embodiment, the differential data is stored in the memory circuit 12, but a memory circuit 22 storing absolute quantity data, such as the staircase waveform generation circuit 21 shown in FIG.
Additionally, the difference circuit 23 may be connected to constitute a difference data output means, and the difference data may be supplied from the same means to the full adder circuit 14.
差分回路２３は、メそり回路２２の出力をラッチするラ
ッチ回路２３ａと、ラッチ回路２３ａの出力をメモリ回
路２２の出力から減算して差分データを得る減算回路２
３ｂと、減算回路２３ｂの出力を内挿数ｎＫ対応してｎ
ピットシフトし、差分データをｎで除すシフト回路２３
Ｇとからなる。The difference circuit 23 includes a latch circuit 23a that latches the output of the mesori circuit 22, and a subtraction circuit 2 that subtracts the output of the latch circuit 23a from the output of the memory circuit 22 to obtain difference data.
3b and the output of the subtraction circuit 23b corresponding to the interpolation number nK.
Shift circuit 23 that performs pit shifting and divides the difference data by n
It consists of G.
メモリ回路２２とラッチ回路１５，２３ａは、クロック
信号発生回路１６からの同じ読み出しクロック信号によ
ってデータを読み出す。The memory circuit 22 and the latch circuits 15 and 23a read data using the same read clock signal from the clock signal generation circuit 16.
いま、減算回路２３ｂに絶対量データｂが供給されると
、ラッチ回路２３ａにランチされていたデータａも減算
回路２３ｂＫ供給される。そして、減算回路２３ｂはデ
ータｂからデータａを減ｑ、シ、差分データｂ−ａｆ得
る。この差分データｂ −ａは、シフト回路２３ｃによ
るシフトにより、ｎで割り算され、内挿用の差分データ
として、全加算回路１４に供給される。Now, when the absolute amount data b is supplied to the subtraction circuit 23b, the data a that has been launched to the latch circuit 23a is also supplied to the subtraction circuit 23bK. Then, the subtraction circuit 23b subtracts data a from data b to obtain differential data b-af. This difference data b-a is shifted by the shift circuit 23c, divided by n, and supplied to the full adder circuit 14 as difference data for interpolation.
上記の如く、差分回路２３を設けたことＫより、絶対量
データを記憶するメモリ回路２２が使用できるわけであ
る。なお、メモリ回路２２とＤＡ変換回路１３は、初期
値設定用のデータバスで接続しである。As described above, since the differential circuit 23 is provided, the memory circuit 22 for storing absolute quantity data can be used. Note that the memory circuit 22 and the DA conversion circuit 13 are connected by a data bus for initial value setting.
このように、上記階段波形発生回路１１．２１は、階段
波形の隣る階段の段差を分割して得られる差分データを
、ラッチ回路１５にラッチされた階段波形の高さを示す
データに全加算しているため、階段ピッチの荒い階段波
形を内挿補間によシ細分化し、階段ピッチを細かくする
ことができ、° これによりメモリ回路１２．２２に記
憶させるデータの数を、内挿前の階段の数と同数に抑え
たまま、内挿補間による直線近似度を高めることができ
、直流レベルや振幅或いは周波数等の変更がディジタル
的に処理可能な鋸歯状波発生回路等に好適である。In this way, the staircase waveform generating circuit 11.21 completely adds the difference data obtained by dividing the step between adjacent stairs of the staircase waveform to the data indicating the height of the staircase waveform latched by the latch circuit 15. Therefore, a staircase waveform with a rough staircase pitch can be subdivided by interpolation to make the staircase pitch finer. ° This allows the number of data to be stored in the memory circuit 12.22 to be smaller than before interpolation. It is possible to increase the degree of linear approximation by interpolation while keeping the number of steps the same, and it is suitable for sawtooth wave generation circuits and the like in which changes in DC level, amplitude, frequency, etc. can be digitally processed.
以上説明したように、この発明によれば、階段波形の隣
る階段の段差を分割して得られる差分データを、ラッチ
回路にラッチされた階段波形の高さを示すデータに全加
算しているため、階段ピッチの荒い階段波形を内挿補間
により細分化し、階段ピッチを細かくすることができ、
これにより差分データ出力手段に記憶させるデータの数
を、内挿前の階段の数と同数に抑えたまま、内挿補間に
よる直線近似度を高めることができ、直流レベルや振幅
或いは周波数等の変更がディジタル的に処理可能な鋸歯
状波発生回路等に好適である等の優れた効果を奏する。As explained above, according to the present invention, the difference data obtained by dividing the steps of adjacent stairs of a staircase waveform is completely added to the data indicating the height of the staircase waveform latched by the latch circuit. Therefore, a staircase waveform with a rough staircase pitch can be subdivided by interpolation, and the staircase pitch can be made finer.
As a result, the degree of linear approximation by interpolation can be increased while keeping the number of data stored in the differential data output means the same as the number of steps before interpolation, and changes in DC level, amplitude, frequency, etc. It has excellent effects such as being suitable for digitally processable sawtooth wave generation circuits and the like.
第１，２図は、−それぞれこの発明の階段波形発生回路
の第１実施例を示す回路構成図及び階′段波形出力の波
形図、第３図は、この発明の階段波形発生回路の第２実
施例を示す回路構成図、第４図は、従来の階段波形発生
回路の一例を示す回路構成図である。
１１．２１・・・階段波形発生回路、１２．２２・・・
メモリ回路、１３・・・ＤＡ変換回路、１４・・・・全
加算回路、１５・・・ラッチ回路、１６・・・クロック
信号発生回路、２３・・・差分回路。
第１図
旦
第２図
吟聞1 and 2 are a circuit configuration diagram and a waveform diagram of a staircase waveform output showing a first embodiment of the staircase waveform generating circuit of the present invention, respectively, and FIG. FIG. 4 is a circuit diagram showing an example of a conventional staircase waveform generating circuit. 11.21... Staircase waveform generation circuit, 12.22...
Memory circuit, 13...DA conversion circuit, 14...Full addition circuit, 15...Latch circuit, 16...Clock signal generation circuit, 23...Difference circuit. Figure 1 Dan Figure 2 Ginmon
Claims (1)
タを出力する差分データ出力手段と、この差分データ出
力手段の出力を加算入力とする全加算回路と、この全加
算回路の出力をラッチし、ラッチ出力を全加算回路に加
算入力として帰還するラッチ回路と、このラッチ回路の
ラッチ出力をＤＡ変換するＤＡ変換回路と、前記差分デ
ータ出力手段及びラッチ回路に対し、共通のクロック信
号を供給するクロック信号発生回路とから構成してなる
階段波形発生回路。A difference data output means for outputting difference data obtained by dividing steps of adjacent stairs of a staircase waveform, a full adder circuit whose addition input is the output of this difference data output means, and an output of this full adder circuit is latched. A common clock signal is supplied to a latch circuit that feeds back the latch output to the full adder circuit as an addition input, a DA conversion circuit that converts the latch output of the latch circuit to DA, and the differential data output means and the latch circuit. A staircase waveform generation circuit is comprised of a clock signal generation circuit and a clock signal generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18236084A JPS6160009A (en) | 1984-08-31 | 1984-08-31 | Step wave generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18236084A JPS6160009A (en) | 1984-08-31 | 1984-08-31 | Step wave generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160009A true JPS6160009A (en) | 1986-03-27 |
Family
ID=16116950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18236084A Pending JPS6160009A (en) | 1984-08-31 | 1984-08-31 | Step wave generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160009A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252960A (en) * | 1999-03-01 | 2000-09-14 | Toshiba Corp | Rake reception device |
| JP2015198318A (en) * | 2014-04-01 | 2015-11-09 | 新電元工業株式会社 | Controller and program therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873227A (en) * | 1981-10-27 | 1983-05-02 | Ricoh Co Ltd | Digital oscillator |
| JPS5960374A (en) * | 1982-09-30 | 1984-04-06 | Nec Corp | Digital sweep generator |
-
1984
- 1984-08-31 JP JP18236084A patent/JPS6160009A/en active Pending
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