JPS6159734A - 半導体基板のエツチング処理方法 - Google Patents
半導体基板のエツチング処理方法Info
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- JPS6159734A JPS6159734A JP18107184A JP18107184A JPS6159734A JP S6159734 A JPS6159734 A JP S6159734A JP 18107184 A JP18107184 A JP 18107184A JP 18107184 A JP18107184 A JP 18107184A JP S6159734 A JPS6159734 A JP S6159734A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエツチング速度のウェハ内分布を改良した導体
パターンの形成方法に関する。
パターンの形成方法に関する。
トランジスタ、ＩＣ，ＬＳＩなどの半導体素子はシリコ
ン（Ｓｔ ）で代表される単体半導体或いはガリウム砒
素（Ｇａ Ａｓ ） ＋ インジウム燐（Ｉｎ Ｐ）の
ような化合物半導体を基板として製造されているが、こ
れらは何れも単結晶成長法により育成され、ロンドから
切り出された薄層基板（以下略してウェハ）を用いて量
産されている。
ン（Ｓｔ ）で代表される単体半導体或いはガリウム砒
素（Ｇａ Ａｓ ） ＋ インジウム燐（Ｉｎ Ｐ）の
ような化合物半導体を基板として製造されているが、こ
れらは何れも単結晶成長法により育成され、ロンドから
切り出された薄層基板（以下略してウェハ）を用いて量
産されている。
すなわち半導体素子を製造するには４体パターンの形成
、絶縁層の形成と窓開け、不純物の拡散或いは注入など
の処理が必要であるが、これらの薄膜形成、パターン形
成など総ての処理は薄膜形成技術とホトエツチング技術
を使用する写真食刻技術（ホトリソグラフィ）を用いウ
ェハ単位で行われている。
、絶縁層の形成と窓開け、不純物の拡散或いは注入など
の処理が必要であるが、これらの薄膜形成、パターン形
成など総ての処理は薄膜形成技術とホトエツチング技術
を使用する写真食刻技術（ホトリソグラフィ）を用いウ
ェハ単位で行われている。
ここで半導体素子の価格低減は大容量化と共に必要条件
であり、これを達成するためウェハ径の大形化は非常な
努力で進められている。
であり、これを達成するためウェハ径の大形化は非常な
努力で進められている。
例えば現在量も一般的であり、また需要の多い半導体材
料はシリコンであるが、このウェハ径は当初の４インチ
程度から次第に進歩してフインチ径のものも実用化され
ており、これが約５００ ＩＩｍ厚さに切り出され、表
面処理が加えられて使用されている。
料はシリコンであるが、このウェハ径は当初の４インチ
程度から次第に進歩してフインチ径のものも実用化され
ており、これが約５００ ＩＩｍ厚さに切り出され、表
面処理が加えられて使用されている。
このように大形化したウェハを用いて素子形成が行われ
ているが、ＬＳＩのような構成素子数の多い半導体素子
についても素子寸法はｌＯ龍角程度であり、そのため一
枚のウェハより膨大な量の半導体素子が製造されている
が、この場合パターン形成が行われたウェハの位置に依
存せず均一な特性をもつ半導体素子を形成することが必
要で、これを実現する技術の確立が要望されている。
ているが、ＬＳＩのような構成素子数の多い半導体素子
についても素子寸法はｌＯ龍角程度であり、そのため一
枚のウェハより膨大な量の半導体素子が製造されている
が、この場合パターン形成が行われたウェハの位置に依
存せず均一な特性をもつ半導体素子を形成することが必
要で、これを実現する技術の確立が要望されている。
ウェハを加工して数多くの半導体素子を形成するには先
に記したように数多くの工程が必要であるが、本発明は
Ｓｉ ウェハに導体層を形成し、これを物理的にエツチ
ングして微細パターンを形成する工程に関するものであ
る。
に記したように数多くの工程が必要であるが、本発明は
Ｓｉ ウェハに導体層を形成し、これを物理的にエツチ
ングして微細パターンを形成する工程に関するものであ
る。
現在Ｓｉ ウェハ上に微細パターンを形成するにはＳｉ
ウェハ上に燐珪酸ガラス（略称ｐｓｃ ＞或いは二酸
化珪素（ＳｉＯｚ）からなる絶縁層を形成したる後、こ
の上にアルミニウム（ＡＩ ）のような金属或いはモリ
ブデン（Ｍｏ）シリサイドのような珪酸塩化合物からな
る薄膜をスパッタ法或いは化学気相成長法（略称ＣＶＤ
法）で形成し、これにリアクティブ・イオン・エッチン
グを施して形成されている。
ウェハ上に燐珪酸ガラス（略称ｐｓｃ ＞或いは二酸
化珪素（ＳｉＯｚ）からなる絶縁層を形成したる後、こ
の上にアルミニウム（ＡＩ ）のような金属或いはモリ
ブデン（Ｍｏ）シリサイドのような珪酸塩化合物からな
る薄膜をスパッタ法或いは化学気相成長法（略称ＣＶＤ
法）で形成し、これにリアクティブ・イオン・エッチン
グを施して形成されている。
以下内容を明確にするためＳｔ ウェハ上に厚さ約１μ
ｍのＰＳＧ絶縁層をＣＶＤ法で形成し、更にこの上にＡ
Ｉを真空蒸着法で約１μｍの厚さに形成した場合につい
て説明する。
ｍのＰＳＧ絶縁層をＣＶＤ法で形成し、更にこの上にＡ
Ｉを真空蒸着法で約１μｍの厚さに形成した場合につい
て説明する。
Ａｌ １層をエツチングしてＡＩからなる微細パターン
を形成するにはＡｌ１層が設けられているウェハ上にス
ピンコード法によってレジストを被覆し、ホトエツチン
グを施して除去すべきＡ１層の部分を窓開けした状態で
リアクティブ・イオン・エッチング（以下略してＲＩＢ
）を行って窓開けされている部分のＡ１層をエツチン
グして除去し、導体パターンを形成する。
を形成するにはＡｌ１層が設けられているウェハ上にス
ピンコード法によってレジストを被覆し、ホトエツチン
グを施して除去すべきＡ１層の部分を窓開けした状態で
リアクティブ・イオン・エッチング（以下略してＲＩＢ
）を行って窓開けされている部分のＡ１層をエツチン
グして除去し、導体パターンを形成する。
ここで反応ガスとしては四塩化炭素（ＣＣ１，”）と塩
素ガス（Ｃ１ｚ ）との混合ガスを使用し、窓開けした
レジスト膜を備えたウェハを反応室内のステージ上に設
置し、減圧雰囲気中で金属製容器とステージとの間に高
周波電界例えば１３．５６ ＭＨ２を加えてグロー放電
を起こさせると、生した低温ガスプラズマによって生成
されたラジカルがＡ１層やレジストと反応して揮発性生
成物を作って排気される。
素ガス（Ｃ１ｚ ）との混合ガスを使用し、窓開けした
レジスト膜を備えたウェハを反応室内のステージ上に設
置し、減圧雰囲気中で金属製容器とステージとの間に高
周波電界例えば１３．５６ ＭＨ２を加えてグロー放電
を起こさせると、生した低温ガスプラズマによって生成
されたラジカルがＡ１層やレジストと反応して揮発性生
成物を作って排気される。
ここでラジカルに対するエツチング速度はレジストに対
してＡ１層は格段に大きいため、Ａ１層は優先的にエツ
チングされ、その結果レジストが被覆された部分のＡ１
層が導体パターンとして残存することになる。
してＡ１層は格段に大きいため、Ａ１層は優先的にエツ
チングされ、その結果レジストが被覆された部分のＡ１
層が導体パターンとして残存することになる。
このようにしてＲＩＢが行われているが放電の際のステ
ージ上の電流分布が一様でなく、中心部に較べると周辺
部は大きくなるためにエツチング速度はウェハの中心部
より周辺部が大となり易い。
ージ上の電流分布が一様でなく、中心部に較べると周辺
部は大きくなるためにエツチング速度はウェハの中心部
より周辺部が大となり易い。
このことは中心部の窓開は部のＡＩＪｇが適量にエツチ
ングされて下地のＰＳＧ層が露出した状態では周辺部で
は過度にエツチングが進行してＰＳＧ層が相当程度エツ
チングされて層厚が減少していると共にＡＩ導体パター
ンの線幅が挟まり、場合によっては導体パターンの断線
が生じる。
ングされて下地のＰＳＧ層が露出した状態では周辺部で
は過度にエツチングが進行してＰＳＧ層が相当程度エツ
チングされて層厚が減少していると共にＡＩ導体パター
ンの線幅が挟まり、場合によっては導体パターンの断線
が生じる。
これを避けるため従来は第２図に示すように反応ガス供
給口１をステージの直上に配置すると共にシャワー状と
し、ガス噴出口２の分布を変えることにより、エツチン
グ速度の均一化を行ったり、或いは第３図に示すように
ステージ３の中に設けられている冷却水の循環構造５を
工夫してウェハ４の周辺部が特に冷却されるようにする
ことによって周辺部のエツチングを抑制するなどの方法
が取られていた。
給口１をステージの直上に配置すると共にシャワー状と
し、ガス噴出口２の分布を変えることにより、エツチン
グ速度の均一化を行ったり、或いは第３図に示すように
ステージ３の中に設けられている冷却水の循環構造５を
工夫してウェハ４の周辺部が特に冷却されるようにする
ことによって周辺部のエツチングを抑制するなどの方法
が取られていた。
然し、これらの方法はウェハ４の径が少ないものについ
ては効果があるが、径がフインチ或いはこれ以上のウェ
ハについてはあまり効果が無く、新たな方法の実用化が
望まれている。
ては効果があるが、径がフインチ或いはこれ以上のウェ
ハについてはあまり効果が無く、新たな方法の実用化が
望まれている。
以上記したようにウェハ上に導体パターンを形成するた
めに導体層をＲＩＢを行う場合にエツチング速度が中心
部と周辺部とでは異なり、この現象がウェハ径が増加す
るに従って顕著となっていることが問題である。
めに導体層をＲＩＢを行う場合にエツチング速度が中心
部と周辺部とでは異なり、この現象がウェハ径が増加す
るに従って顕著となっていることが問題である。
上記の問題点は被処理半導体基板を反応装置内に設けら
れているステージ上に設置し、リアクティブ・イオン・
エッチング法により該基板にエッチング処理を施すに当
たり、該被処理基板を装着したステージの周辺より該基
板の周辺部を覆う同心円上の絶縁カバーを設けて行うこ
とを特徴とする半導体基板のエツチング処理方法法によ
り解決することができる。
れているステージ上に設置し、リアクティブ・イオン・
エッチング法により該基板にエッチング処理を施すに当
たり、該被処理基板を装着したステージの周辺より該基
板の周辺部を覆う同心円上の絶縁カバーを設けて行うこ
とを特徴とする半導体基板のエツチング処理方法法によ
り解決することができる。
本発明はウェハの周辺部が中心部に較べてエツチング速
度が大きいを改め、均一化する方法として周辺領域にカ
バーを設け、縁端効果によって電流密度が周辺部で太き
（なるのを防ぐもので、これによエツチング速度の均等
化を実現するものである。
度が大きいを改め、均一化する方法として周辺領域にカ
バーを設け、縁端効果によって電流密度が周辺部で太き
（なるのを防ぐもので、これによエツチング速度の均等
化を実現するものである。
第１図は本発明を実施したステージ６の状態を示す側断
面図（Ａ）と平面図（Ｂ）である。
面図（Ａ）と平面図（Ｂ）である。
すなわち従来のステージの上に耐熱性の絶縁物例えば石
英からなる同心円状のカバー７を配置するもので、この
カバー７の上には従来と同様に第２図に示すような反応
ガス供給口が配置されている。
英からなる同心円状のカバー７を配置するもので、この
カバー７の上には従来と同様に第２図に示すような反応
ガス供給口が配置されている。
本発明はウェハ４の周辺部を覆う形状にカバー７を設け
、このドーナツ状のカバーによってウェハ４の周辺部へ
の放電電流を押固するのが目的であり、そのためにはウ
ェハ４と重畳する部分の寸法すとカバーの高さａとの関
係が重要になる。
、このドーナツ状のカバーによってウェハ４の周辺部へ
の放電電流を押固するのが目的であり、そのためにはウ
ェハ４と重畳する部分の寸法すとカバーの高さａとの関
係が重要になる。
以下径６インチのＳｉウェハに１μｍ厚のＰＳＧ層を形
成し、この上に１μ醜厚のＡ１層を形成し、これにＲＩ
Ｅを施して導体パターンを形成する場合について実施例
を示すと次のようになる。
成し、この上に１μ醜厚のＡ１層を形成し、これにＲＩ
Ｅを施して導体パターンを形成する場合について実施例
を示すと次のようになる。
反応ガスとしてＣＣ１，とＣ１２と塩化硼素（ＢＣｌ２
）とを流速をそれぞれ２０ ＳＣＣＭ、５５ ＳＣＣＭ
、及び４０ＳＣＣＭに調節して反応室に導き、第２図と
類似の反応ガス供給口から供給し、反応室の下側部に設
けられている排気口から排気系により排気して真空度を
０．１７ Ｔｏｒｒに保持し、金属製の反応室とステー
ジとの間に１３．５６ ＭＨｚの周波数で３５０Ｗの電
力を加えてエツチングを行う。
）とを流速をそれぞれ２０ ＳＣＣＭ、５５ ＳＣＣＭ
、及び４０ＳＣＣＭに調節して反応室に導き、第２図と
類似の反応ガス供給口から供給し、反応室の下側部に設
けられている排気口から排気系により排気して真空度を
０．１７ Ｔｏｒｒに保持し、金属製の反応室とステー
ジとの間に１３．５６ ＭＨｚの周波数で３５０Ｗの電
力を加えてエツチングを行う。
ここでステージ６に設けたカバー７の８寸法と５寸法に
ついて最適値を求めるとａ、ｂ寸法共１０〜２０１ｍの
場合に略均−なエツチングが得られ、５寸法がこれより
大となると周辺部のエツチング速度が少なくなり過ぎる
。
ついて最適値を求めるとａ、ｂ寸法共１０〜２０１ｍの
場合に略均−なエツチングが得られ、５寸法がこれより
大となると周辺部のエツチング速度が少なくなり過ぎる
。
また８寸法がこの範囲より大きくなるとカバー効果が減
少する。
少する。
なおこの条件でＲＩＥを行った結果は周辺部のエツチン
グ速度は１．１ μｔａ／分、また中心部は１．０μｍ
／分であり、一方力バーを設けず従来どおりにエツチン
グを行った場合は周辺部は１．５μｍ／分゛、また中心
部は０，９μＩ／分で顕著な改善効果を得ることができ
た。
グ速度は１．１ μｔａ／分、また中心部は１．０μｍ
／分であり、一方力バーを設けず従来どおりにエツチン
グを行った場合は周辺部は１．５μｍ／分゛、また中心
部は０，９μＩ／分で顕著な改善効果を得ることができ
た。
以上記したように本発明の実施により、大形のウェハに
ついても均一なドライエツチングが可能となり、これに
より半導体素子の特性の均一化と収率の向上が可能とな
る。
ついても均一なドライエツチングが可能となり、これに
より半導体素子の特性の均一化と収率の向上が可能とな
る。
第１図は本発明を実施したステージの状態を示すもので
同図（Ａ）は側断面図、（Ｂ）は平面図、第２図は反応
ガス供給口の断面図、 第３図は従来のステージの断面図である。 図において、 １は反応ガス供給口、 ２はガス噴出口、３．６は
ステージ、 ４はウェハ、７はカバー、 である。
同図（Ａ）は側断面図、（Ｂ）は平面図、第２図は反応
ガス供給口の断面図、 第３図は従来のステージの断面図である。 図において、 １は反応ガス供給口、 ２はガス噴出口、３．６は
ステージ、 ４はウェハ、７はカバー、 である。
Claims (1)
- 被処理半導体基板を反応装置内に設けられているステ
ージ上に設置し、リアクティブ・イオン・エッチング法
により該基板にエッチング処理を施すに当たり、該被処
理基板を装着したステージの周辺より該基板の周辺部を
覆う同心円上の絶縁カバーを設けて行うことを特徴とす
る半導体基板のエッチング処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18107184A JPS6159734A (ja) | 1984-08-30 | 1984-08-30 | 半導体基板のエツチング処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18107184A JPS6159734A (ja) | 1984-08-30 | 1984-08-30 | 半導体基板のエツチング処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159734A true JPS6159734A (ja) | 1986-03-27 |
Family
ID=16094290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18107184A Pending JPS6159734A (ja) | 1984-08-30 | 1984-08-30 | 半導体基板のエツチング処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209553A (ja) * | 1987-02-27 | 1988-08-31 | Dainippon Pharmaceut Co Ltd | ゲルおよびその製造方法 |
| US7003820B1 (en) | 1999-07-02 | 2006-02-28 | Iura Co., Ltd. | Supportive device for handicapped people |
-
1984
- 1984-08-30 JP JP18107184A patent/JPS6159734A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209553A (ja) * | 1987-02-27 | 1988-08-31 | Dainippon Pharmaceut Co Ltd | ゲルおよびその製造方法 |
| JPH0659175B2 (ja) * | 1987-02-27 | 1994-08-10 | 大日本製薬株式会社 | ゲルおよびその製造方法 |
| US7003820B1 (en) | 1999-07-02 | 2006-02-28 | Iura Co., Ltd. | Supportive device for handicapped people |
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