JPS6158324A - オフセツト補償回路 - Google Patents
オフセツト補償回路Info
- Publication number
- JPS6158324A JPS6158324A JP18097484A JP18097484A JPS6158324A JP S6158324 A JPS6158324 A JP S6158324A JP 18097484 A JP18097484 A JP 18097484A JP 18097484 A JP18097484 A JP 18097484A JP S6158324 A JPS6158324 A JP S6158324A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- signal
- offset
- switches
- switch means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は符号器に使用されるオフセット補償回路に関す
る。
る。
符号器の直流オフセットを補償するオフセット補償回路
としては、一般に、サインビット積分方式の回路構成が
採用されている。このサインビット積分方式オフセット
補償回路は、音声入力信号における正および負の量が同
じであることから、符号器から出力されるサインビット
によシ一定電圧を加減して得られる電圧を符号器に負帰
還してオフセット電圧を補償するよう動作する。上述の
一定電圧Δ■は、次式（１）のように、定電流源の電流
工とパルス発生器のパルス幅ΔＴと答ｔＣとから生成す
る。
としては、一般に、サインビット積分方式の回路構成が
採用されている。このサインビット積分方式オフセット
補償回路は、音声入力信号における正および負の量が同
じであることから、符号器から出力されるサインビット
によシ一定電圧を加減して得られる電圧を符号器に負帰
還してオフセット電圧を補償するよう動作する。上述の
一定電圧Δ■は、次式（１）のように、定電流源の電流
工とパルス発生器のパルス幅ΔＴと答ｔＣとから生成す
る。
Δ■＝工舎ΔＴ／Ｃ・・・・・・ （１）また、電源投
入直後に大きなΔ■を与えて高速にオフセット補償を行
なうために定を流源の電流工を大きくしている。
入直後に大きなΔ■を与えて高速にオフセット補償を行
なうために定を流源の電流工を大きくしている。
この従来のサインピット積分方式オフセラ）４１償回路
は、入力信号の正および負に追従して動作するため入力
信号の周波数に追従したゆらぎの発生を避けられず、こ
の結果、−回当りの補正量ΔＶを大きくすることができ
ない。したがって、電源投入直後にはΔＶが小さいため
オフセットを捕虜しきれずに特性劣化を招くという欠点
がある。
は、入力信号の正および負に追従して動作するため入力
信号の周波数に追従したゆらぎの発生を避けられず、こ
の結果、−回当りの補正量ΔＶを大きくすることができ
ない。したがって、電源投入直後にはΔＶが小さいため
オフセットを捕虜しきれずに特性劣化を招くという欠点
がある。
本発明の目的は上述の欠点を除去したオフセット補償回
路を提供することにある。
路を提供することにある。
本発明の回路は、符号器内で発生するオフセットを補償
するためのサインビット積分方式オフセット補償回路に
おいて、それぞれの一方の端子が正の電源および負のｊ
ｌｔ源にそれぞれ接続された第１および第２のスイッチ
手段と、それぞれの一方の端子が前記第１および第２の
スイッチ手段の他方の端子にそれぞれ接続されそれぞれ
の他方の端子相互が接続された第１および８ｇ ２の定
電流源と、一方の端子が前記第１′ｊ？よび第２の定電
流源の他方の端子と接続でれ他方の端子が接地されたコ
ンデンサーと、正電位レベルおよび負′ハ位レベルを有
するサイン信号に応答して予め珂めた幅を有する正およ
び負のパルスを出力するパルス発生手段と、前記サイン
信号および前記パルス発生手段からの出力パルス信号の
うちのどちらか一方をそれぞれ選択し選択した信号によ
り前記第１および第２のスイッチ手段の開閉動作をそれ
ぞれ制御する第３および第４のスイッチ手段と、電源投
入直後の予め定めた期間中には前記サイン信号を前記第
３および第４のスイッチ手段に選択てせ該予め定めた期
間経過後には前記出力パルス１δ毎を前記第３および第
４のスイッチ手段に選択させる制御手段とを備えている
。
するためのサインビット積分方式オフセット補償回路に
おいて、それぞれの一方の端子が正の電源および負のｊ
ｌｔ源にそれぞれ接続された第１および第２のスイッチ
手段と、それぞれの一方の端子が前記第１および第２の
スイッチ手段の他方の端子にそれぞれ接続されそれぞれ
の他方の端子相互が接続された第１および８ｇ ２の定
電流源と、一方の端子が前記第１′ｊ？よび第２の定電
流源の他方の端子と接続でれ他方の端子が接地されたコ
ンデンサーと、正電位レベルおよび負′ハ位レベルを有
するサイン信号に応答して予め珂めた幅を有する正およ
び負のパルスを出力するパルス発生手段と、前記サイン
信号および前記パルス発生手段からの出力パルス信号の
うちのどちらか一方をそれぞれ選択し選択した信号によ
り前記第１および第２のスイッチ手段の開閉動作をそれ
ぞれ制御する第３および第４のスイッチ手段と、電源投
入直後の予め定めた期間中には前記サイン信号を前記第
３および第４のスイッチ手段に選択てせ該予め定めた期
間経過後には前記出力パルス１δ毎を前記第３および第
４のスイッチ手段に選択させる制御手段とを備えている
。
次に本発明について図面を参照して群細に説明する。
第１図を参照すると、本発明の一実施例は、それぞれの
一方の端子１２および１３が正の電源および負の電源に
それぞれ接続された第１および第２のスイッチ１０およ
び１１と、それぞれの一方の端子がスイッチ１０および
１１の他方の端子１４および１５にそれぞれ接続されそ
れぞれの他方の端子相互が接続された第１および第２の
定電流源４および５と、一方の端子が定電流源４および
５の他方の端子と接続され他方の端子が接地されたコン
デンサー６と、端子１から与えられる正電位レベル■Ｄ
Ｄおよび負電位レベルｖｓ８を有するサイン信号に応答
して予め定めた幅を有する正および負のパルスを出力す
るパルス発生器２と、前記サイン信号およびパルス発生
器２からの出力パルス信号のうちのどちらか一方をそれ
ぞれ選択し選択した信号によりスイッチ１０および１１
の開閉動作をそれぞれ制御する第３および第４のスイッ
チ７および８と、電源投入直後の予め定めた期間中には
前記サイン信号をスイッチ７および８に選択させ該予め
定めた間開経過後には前記出力パルス信号をスイッチ７
および８に選択させる制御回路３とを備えている。
一方の端子１２および１３が正の電源および負の電源に
それぞれ接続された第１および第２のスイッチ１０およ
び１１と、それぞれの一方の端子がスイッチ１０および
１１の他方の端子１４および１５にそれぞれ接続されそ
れぞれの他方の端子相互が接続された第１および第２の
定電流源４および５と、一方の端子が定電流源４および
５の他方の端子と接続され他方の端子が接地されたコン
デンサー６と、端子１から与えられる正電位レベル■Ｄ
Ｄおよび負電位レベルｖｓ８を有するサイン信号に応答
して予め定めた幅を有する正および負のパルスを出力す
るパルス発生器２と、前記サイン信号およびパルス発生
器２からの出力パルス信号のうちのどちらか一方をそれ
ぞれ選択し選択した信号によりスイッチ１０および１１
の開閉動作をそれぞれ制御する第３および第４のスイッ
チ７および８と、電源投入直後の予め定めた期間中には
前記サイン信号をスイッチ７および８に選択させ該予め
定めた間開経過後には前記出力パルス信号をスイッチ７
および８に選択させる制御回路３とを備えている。
電源投入直後の予め定めた期間中において、制御回路３
は、端子ｌからのサイン信号を選択するようスイッチ７
および８金切り換える。スイッチ１０はスイッチ７から
の出力信号の電圧がＶＤＤのとき閉じ、この結果、Ｍｌ
流源４はコンデンサー６を正方向に充電する。また、ス
イッチ１１はスイッチ８からの出力信号の電圧がｖｓｓ
のとき閉じ、この結果、１！流源５Ｆｉコンデンサー６
を負方向に充電する。すなわち、前記期間中、制御回路
３により；端子１からのサイン信号はオフセット電圧の
みに追従する信号となっており、オフセラトラ補償する
に必要な電圧が出力端子９から出力きれるＯ 電源投入時から予め定めた期間経過すると、制御回１ｉ
’８３はｆ４２図（ｂ）に示すようなパルス発生器の出
力を選択するようスイッチ７および８を切り換える。こ
の結果、以後、従来のサインビットｍ仕方式オフセット
補償回路と同じオフセット補償動作を行なう。
は、端子ｌからのサイン信号を選択するようスイッチ７
および８金切り換える。スイッチ１０はスイッチ７から
の出力信号の電圧がＶＤＤのとき閉じ、この結果、Ｍｌ
流源４はコンデンサー６を正方向に充電する。また、ス
イッチ１１はスイッチ８からの出力信号の電圧がｖｓｓ
のとき閉じ、この結果、１！流源５Ｆｉコンデンサー６
を負方向に充電する。すなわち、前記期間中、制御回路
３により；端子１からのサイン信号はオフセット電圧の
みに追従する信号となっており、オフセラトラ補償する
に必要な電圧が出力端子９から出力きれるＯ 電源投入時から予め定めた期間経過すると、制御回１ｉ
’８３はｆ４２図（ｂ）に示すようなパルス発生器の出
力を選択するようスイッチ７および８を切り換える。こ
の結果、以後、従来のサインビットｍ仕方式オフセット
補償回路と同じオフセット補償動作を行なう。
以上、本発明には、電源投入直後の特性劣化を除去でき
るという効果がある。
るという効果がある。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
は端子１に与えられる信号を示す図および第２図ｆｂ）
は発生器２の出力信号を示す図である。 図において、１・・・・・・入力端子、２・・団・パル
ス発生器、３・・・・・・制御回路、４・・・・・・定
電流源、５・・・・・・定電流源、６・・・・・・コン
デンサー、７，８・・・・・・切換えスイッチ、９・・
・・・・出力端子。 代理人 弁理士 内 原 晋 ・、１１１．１１
、。 ＄ １ 図
は端子１に与えられる信号を示す図および第２図ｆｂ）
は発生器２の出力信号を示す図である。 図において、１・・・・・・入力端子、２・・団・パル
ス発生器、３・・・・・・制御回路、４・・・・・・定
電流源、５・・・・・・定電流源、６・・・・・・コン
デンサー、７，８・・・・・・切換えスイッチ、９・・
・・・・出力端子。 代理人 弁理士 内 原 晋 ・、１１１．１１
、。 ＄ １ 図
Claims (1)
- 符号器内で発生するオフセットを補償するためのサイン
ビット積分方式オフセット補償回路において、それぞれ
の一方の端子が正の電源および負の電源にそれぞれ接続
された第１および第２のスイッチ手段と、それぞれの一
方の端子が前記第１および第２のスイッチ手段の他方の
端子にそれぞれ接続されそれぞれの他方の端子相互が接
続された第１および第２の定電流源と、一方の端子が前
記第１および第２の定電流源の他方の端子と接続され他
方の端子が接地されたコンデンサーと、正電位レベルお
よび負電位レベルを有するサイン信号に応答して予め定
めた幅を有する正および負のパルスを出力するパルス発
生手段と、前記サイン信号および前記パルス発生手段か
らの出力パルス信号のうちのどちらか一方をそれぞれ選
択し選択した信号により前記第１および第２のスイッチ
手段の開閉動作をそれぞれ制御する第３および第４のス
イッチ手段と、電源投入直後の予め定めた期間中には前
記サイン信号を前記第３および第４のスイッチ手段に選
択させ該予め定めた期間経過後には前記出力パルス信号
を前記第３および第４のスイッチ手段に選択させる制御
手段とを備えたことを特徴とするオフセット補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18097484A JPS6158324A (ja) | 1984-08-30 | 1984-08-30 | オフセツト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18097484A JPS6158324A (ja) | 1984-08-30 | 1984-08-30 | オフセツト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158324A true JPS6158324A (ja) | 1986-03-25 |
| JPH043694B2 JPH043694B2 (ja) | 1992-01-24 |
Family
ID=16092531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18097484A Granted JPS6158324A (ja) | 1984-08-30 | 1984-08-30 | オフセツト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205921A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Denshi Ltd | デジタイザ回路 |
| JPH04134121U (ja) * | 1991-05-28 | 1992-12-14 | 古河電気工業株式会社 | 電気接続箱 |
-
1984
- 1984-08-30 JP JP18097484A patent/JPS6158324A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205921A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Denshi Ltd | デジタイザ回路 |
| JPH04134121U (ja) * | 1991-05-28 | 1992-12-14 | 古河電気工業株式会社 | 電気接続箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043694B2 (ja) | 1992-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4250452A (en) | Pressure sensitive transducer circuits | |
| US4827161A (en) | Comparator having an offset voltage cancellation circuit | |
| EP0069444A2 (en) | Trigger pulse generator | |
| JPS6158324A (ja) | オフセツト補償回路 | |
| US6414516B1 (en) | CMOS output amplifier independent of temperature, supply voltage and manufacturing quality of transistors | |
| JPH04115622A (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| TW334569B (en) | Bit-line pre-charging circuit | |
| US4357631A (en) | Ghost cancelling system | |
| EP0669719B1 (en) | Method and circuit for reducing transient currents | |
| US4278943A (en) | Integration circuit | |
| US4584489A (en) | Multichannel time-voltage converter | |
| KR20080003207A (ko) | 전압 레귤레이터 | |
| JPS6412409B2 (ja) | ||
| JPH04227119A (ja) | 電圧電流変換器 | |
| JPS6130343Y2 (ja) | ||
| US5140186A (en) | Voltage comparator | |
| JP3547524B2 (ja) | 電流クランプ回路 | |
| JPH031717A (ja) | クランプ回路 | |
| KR20010048965A (ko) | 오프셋 전압 제거 기능을 갖는 연산 증폭기 | |
| JPH01279500A (ja) | サンプル・ホールド増幅回路 | |
| JP2979623B2 (ja) | レベルシフト回路 | |
| JPS6121894Y2 (ja) | ||
| JPH0128957B2 (ja) | ||
| KR910007642Y1 (ko) | 더블아짐스 4헤드 제어회로 | |
| JPH0568154B2 (ja) |