KR20010048965A

KR20010048965A - 오프셋 전압 제거 기능을 갖는 연산 증폭기

Info

Publication number: KR20010048965A
Application number: KR1019990053859A
Authority: KR
Inventors: 이종성
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-11-30
Filing date: 1999-11-30
Publication date: 2001-06-15

Abstract

오프셋 전압 제거 기능을 갖는 연산 증폭기가 개시된다. 본 발명에 따른 오프셋 전압 제거 기능을 갖는 연산 증폭기는, 정입력 단자를 통하여 인가되는 전압과 부입력 단자를 통하여 인가되는 전압을 차동 증폭하고, 증폭된 결과를 각각 정출력 단자와 부출력 단자를 통하여 출력하며, 내부에 전류 스위치부를 구비하여 n(〉1)비트들로 표현되는 소정 제1제어 신호 및 제2제어 신호에 응답하여 출력 전압을 조정하는 차동 증폭부, 정상 동작 모드에서 소정의 스위치 제어 신호에 응답하여 외부의 정/부입력 단자와 차동 증폭부의 정/부입력 단자를 연결하도록 스위칭하고, 오프셋 제거 동작 모드에서 차동 증폭부의 정입력 단자와 부입력 단자가 서로 연결되도록 스위칭하는 입력 스위치부, 차동 증폭부의 정출력 단자에서 출력되는 전압과, 차동 증폭부의 부출력 단자에서 출력되는 전압을 비교하고, 비교된 결과에 상응하는 비교 출력 신호를 생성하는 비교기 및 비교기에서 출력되는 비교 출력 신호와, 외부에서 인가되는 리셋 신호 및 클럭 신호에 응답하여 스위치 제어 신호 및 제1,제2제어 신호를 생성하는 오프셋 제어부를 구비하는 것을 특징으로 한다.

Description

오프셋 전압 제거 기능을 갖는 연산 증폭기{Operational amplifier having function of cancelling offset voltage}

본 발명은 연산 증폭기에 관한 것으로서, 특히, 오프셋 전압 제거 기능을 갖는 연산 증폭기에 관한 것이다.

일반적으로, 연산 증폭기는 출력 단자에 오프셋 전압이 나타날 수 있으며, 이러한 오프셋 전압은 여러 가지 원인으로 발생될 수 있다. 한 예로써, 레이아웃의 위치에 의해서 오프셋이 발생될 수 있고, 연산 증폭기에 인가되는 전원 전압의 편차에 의해서도 발생될 수 있다. 예를 들어, 공정 상의 오차에 의해, 연산 증폭기의 입력단에 구비되어 폭(WIDTH)이 50um가 되어야 할 트랜지스터가 49.999um로 설계되었다고 가정된다. 이러한 경우에, 증폭기의 출력단에서는 수십 mV의 직류 오프셋 전압이 발생될 수 있다. 만일, 트랜지스터의 사이즈가 49.995um로 설계된다면, 상기 오프셋은 수백 mV까지 증가되어 나타날 수 있다.

이와 같이, 연산 증폭기의 출력 단에 발생되는 오프셋 전압은 그 크기가 큰 경우에, 정상적인 출력을 얻는데 있어 방해 요소가 될 수 있다는 문제점이 있다. 따라서, 정상적인 증폭 출력을 얻기 위해서는 상기 오프셋 전압이 제거되어야 한다.

본 발명이 이루고자하는 기술적 과제는, 연산 증폭기의 출력 단에 발생되는 오프셋에 대하여 반대의 전위를 가함으로써 출력 단자에 발생되는 오프셋을 보상할 수 있는, 오프셋 전압 제거 기능을 갖는 연산 증폭기를 제공하는데 있다.

도 1은 본 발명의 실시예에 의한 오프셋 전압 제거 기능을 갖는 연산 증폭기를 설명하기 위한 블럭도이다.

도 2는 도 1에 도시된 회로의 차동 증폭부를 설명하기 위한 회로도이다.

도 3은 도 1에 도시된 회로의 오프셋 제어부를 설명하기 위한 회로도이다.

도 4(a)~도 4(n)는 도 3에 도시된 오프셋 제어부의 동작을 설명하기 위한 파형도들이다.

도 5는 도 1에 도시된 회로에서 수행되는 오프셋 전압 제거 과정을 설명하기 위한 플로우차트이다.

도 6은 도 1에 도시된 회로에서의 오프셋 전압 제거 결과를 나타내는 도면이다.

상기 과제를 이루기위해, 본 발명에 따른 오프셋 전압 제거 기능을 갖는 연산 증폭기는, 정입력 단자를 통하여 인가되는 전압과 부입력 단자를 통하여 인가되는 전압을 차동 증폭하고, 증폭된 결과를 각각 정출력 단자와 부출력 단자를 통하여 출력하며, 내부에 전류 스위치부를 구비하여 n(〉1)비트들로 표현되는 소정 제1제어 신호 및 제2제어 신호에 응답하여 출력 전압을 조정하는 차동 증폭부, 정상 동작 모드에서 소정의 스위치 제어 신호에 응답하여 외부의 정/부입력 단자와 차동 증폭부의 정/부입력 단자를 연결하도록 스위칭하고, 오프셋 제거 동작 모드에서 차동 증폭부의 정입력 단자와 부입력 단자가 서로 연결되도록 스위칭하는 입력 스위치부, 차동 증폭부의 정출력 단자에서 출력되는 전압과, 차동 증폭부의 부출력 단자에서 출력되는 전압을 비교하고, 비교된 결과에 상응하는 비교 출력 신호를 생성하는 비교기 및 비교기에서 출력되는 비교 출력 신호와, 외부에서 인가되는 리셋 신호 및 클럭 신호에 응답하여 스위치 제어 신호 및 제1,제2제어 신호를 생성하는 오프셋 제어부로 구성되는 것이 바람직하다.

이하, 본 발명에 따른 오프셋 전압 제거 기능을 갖는 연산 증폭기에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 1은 본 발명의 실시예에 따른 오프셋 전압 제거 기능을 갖는 연산 증폭기를 설명하기 위한 블럭도로서, 차동 증폭부(10), 오프셋 제어부(12), 비교기(14) 및 입력 스위치부(16)를 포함한다.

차동 증폭부(10)는 정입력 단자(VIP)와 부입력 단자(VIN)를 통하여 인가되는 전압을 차동 연산 증폭하고, 증폭된 결과를 각각 정출력 단자 VOP와 부출력 단자 VON를 통하여 출력한다. 또한, 차동 증폭부(10)는 내부에 전류 스위치들을 구비하고, 오프셋 제어부(12)에서 출력되는 제1제어 신호(swp) 및 제2제어 신호(swn)에 응답하여 정출력 단자 VOP의 또는 부출력 단자 VON의 전류량을 조절함으로써 출력 전압을 조정한다. 여기에서, 제1제어 신호(swp)와 제2제어 신호(swn)는 각각 n(〉1)비트로 구현될 수 있다.

입력 스위치부(16)는 외부와 연결된 정입력 단자 INP, 부입력 단자 INN와, 차동 증폭부(10)의 정입력 단자 VIP, 부입력 단자 VIN 사이에 각각 연결되는 스위치들(SW11, SW12)을 포함한다. 또한, 입력 스위치부(16)는 차동 증폭부(10)의 정입력 단자 VOP와 부입력 단자 VON 사이에 연결되는 스위치(SW13)를 포함한다. 여기에서, 스위치들(SW11, SW12, SW13)은 오프셋 제어부(12)에서 출력되는 스위치 제어 신호(OST_DONE)에 응답하여 스위칭 온/오프 제어된다. 예를 들어, 차동 증폭부(10)가 정상 동작하는 경우에는 스위치 제어 신호(OST_DONE)는 하이 레벨로 설정될 수 있다. 이 때 스위치들(SW11, SW12)은 턴온되고, 스위치(SW13)는 턴오프된다. 또한, 오프셋 전압 제거 모드에서 스위치 제어 신호(OST_DONE)는 로우 레벨로 설정될 수 있다. 이 때, 스위치들(SW11, SW12)은 턴오프되고, 스위치 (SW13)는 턴온된다.

비교기(14)는 차동 증폭부(10)에서 출력되는 정출력 단자 VOP의 전압과 부출력 단자 VON의 전압을 각각 제1, 제2입력으로 받아들이고, 입력된 전압을 비교하여 그에 상응하는 비교 출력 신호(C_OUT)를 생성한다.

오프셋 제어부(12)는 비교기(14)에서 출력되는 비교 출력 신호(C_OUT)와, 리셋 신호(resetn) 및 클럭 신호(CLK)를 입력하여 오프셋을 제거하기 위한 스위치 제어 신호(OST_DONE)와 제1, 제2제어 신호(swp, swn)를 생성한다. 이 때, 제1, 제2제어 신호(swp, swn)는 차동 증폭부(10)의 내부 전류 스위치를 온/오프하여 출력 단자 VOP, VON의 전압을 조정하는데 이용된다.

도 1에는 하나의 연산 증폭기에 대한 오프셋을 제거하는 회로에 대하여 도시되어 있으나, 도 1의 비교기(14)와 오프셋 제어부(12)를 이용하여 다수의 연산 증폭기들이 이용되는 회로에도 동일하게 적용될 수 있다.

도 2는 도 1에 도시된 회로의 차동 증폭부(10)를 설명하기 위한 상세한 회로도로서, 바이어스 회로(200), 동상 모드 피드백 제어부(210), 제1증폭부(220), 제2증폭부(230) 및 전류 스위치부(240)를 포함한다.

바이어스 회로(200)는 외부에서 인가되는 바이어스 전류(Ic)에 응답하여 증폭 동작을 위한 바이어스 전압(B1, B2)을 생성한다. 이를 위해, 바이어스 회로 (200)는 NMOS트랜지스터들(MN21, MN22)과 PMOS트랜지스터(MP21)를 포함한다.

동상 모드 궤환 제어부(210)는 차동 증폭부(10)의 정출력 단자 VOP와 부출력 단자 VON의 전압을 피드백하고, 바이어스 전압(B1, B2)에 응답하여 상기 피드백된 전압의 중간 값이 외부의 커먼 전압(VCOM)과 같도록 제어한다. 여기에서, 커먼 전압은 정출력 단자 VOP의 전압과 부출력 단자 VON의 전압의 중간 값이 되는 전압으로 설정된다. 이를 위해, 동상 모드 궤환 제어부(210)는 PMOS 트랜지스터들(MP22, MP23), NMOS트랜지스터들(MN23, MN24, MN25), 저항들(R21, R22), 커패시터들(C21, C22)을 포함한다.

제1증폭부(220)는 정입력 단자 VIP과 부입력 단자 VIN를 통하여 차동 입력되는 전압을 바이어스 전압(B2)에 응답하여 증폭하고, 증폭된 결과를 각각 제1전압 (V1)과, 제2전압(V2)으로서 출력한다. 이를 위해, 제1증폭부(220)는 PMOS 트랜지스터들(MP24, MP25, MP26, MP27), NMOS트랜지스터들(MN26, MN27, MN28)을 포함한다.

제2증폭부(230)는 제1증폭부(230)에서 출력되는 제1전압(V1)과 제2전압 (V2)을 증폭하고, 증폭된 결과를 정출력 단자 VOP와 부출력 단자 VON를 통하여 출력한다. 이를 위해, 제2증폭부(230)는 PMOS트랜지스터(MP28, MP29), NMOS 트랜지스터들(MN29, MN30)을 포함한다. 여기에서, 제1전압(V1)은 외부의 저항(R23)과 커패시터(C23)를 통하여 정출력 단자 VOP와 연결되고, 제2전압(V2)은 외부의 저항(R24)과 커패시터(C24)를 통하여 부출력 단자 VON과 연결된다.

전류 스위치부(240)는 제1스위치부(250)와 제2스위치부(260)를 포함한다. 제1 스위치부(250)는 출력 전류를 조정하여 정출력 단자 VOP의 전압을 조정하기 위한 전류 스위치들로 구성된다. 또한, 제2스위치부(260)는 출력 전류를 조정하여 부출력 단자 VON의 전압을 조정하기 위한 전류 스위치들로 구성된다. 이를 위해, 제1스위치부(250)는 NMOS트랜지스터들(MN31~MN42)을 포함하고, 제2스위치부(260)는 NMOS트랜지스터들(MN43~MN54)을 포함한다. 구체적으로, 제1스위치부(250)의 트랜지스터들(MN31~MN36)은 제1전압(V1)과 각 드레인이 연결되고, 게이트는 제1증폭부(220)의 NMOS트랜지스터(MN26, MN27)의 게이트와 연결된다. 또한, NMOS트랜지스터들(MN37~MN42)의 드레인은 트랜지스터들(MN31~MN36)의 소스와 각각 연결되고, 소스는 접지(VSS)와 연결되며, 각각의 게이트는 오프셋 제어부(12)에서 생성되는 제1제어 신호들(swp〈5〉~swp〈0〉)과 연결된다. 여기에서, 트랜지스터들 (MN37~MN42)은 단지 입력되는 제1제어 신호(swp)에 의한 스위칭 소자로서의 역할을 한다. 또한, 트랜지스터들(MN31~MN36)은 서로 다른 사이즈의 트랜지스터들로 구현되어 스위칭된 상태에서 서로 다른 전류를 흐르게 하는 역할을 한다. 따라서, 트랜지스터들(MN37~MN42)의 각 게이트에 입력되는 제1제어 신호들(swp〈5〉~swp〈0〉) 중 하이 레벨로 인에이블된 제어 신호와 연결되는 트랜지스터들이 턴온되어, 제1증폭부(220)의 제1전압 노드(V1)와 접지(VSS)로의 전류량이 조절된다. 결과적으로, 제1제어 신호(swp)에 의해 출력 단자 VOP의 전압이 조정된다.

또한, 전류 스위치부(240)의 제2스위치부(260)에 있어서, NMOS 트랜지스터들(MN43~MN48)의 드레인은 제2전압(V2)과 연결되고, 게이트는 제1증폭부(220)의 NMOS트랜지스터(MN26, MN27)의 게이트와 연결된다. 또한, NMOS트랜지스터들(MN49~MN54)의 드레인은 MN43~MN48의 각 소스와 연결되고, 소스는 접지(VSS)와 연결되며, 각각의 게이트들은 제2제어 신호들(swn〈5〉~swn〈0〉)과 연결된다. 여기에서, 트랜지스터들(MN49~MN54)은 단지 입력되는 제2제어 신호(swn)에 의한 스위칭 소자로서의 역할을 한다. 또한, 트랜지스터들 (MN43~MN48)은 서로 다른 사이즈의 트랜지스터들로 구현되어 스위칭된 상태에서 서로 다른 전류를 흐르게 하는 역할을 한다. 따라서, NMOS트랜지스터들 (MN49~MN54)의 각 게이트로 입력되는 제2제어 신호들(swn〈5〉~swn〈0〉) 중 하이 레벨로 인에이블된 제어 신호와 연결되는 트랜지스터들이 턴온되어, 제2전압 노드(V2)와 접지(VSS)로의 전류량이 조절된다. 이로 인해, 제2제어 신호(swn)에 의해 출력 단자 VON의 전압이 조절된다.

표 1은 도 2에 도시된 전류 스위치(240)의 트랜지스터 사이즈를 나타낸다. 표 1에서 sw〈i〉는, 정출력 단자 VOP의 전압을 조절하기 위한 제1스위치부(250)의 전류 스위치를 swp로 나타내고, 부출력 단자 VON의 전압을 조절하기 위한 제2스위치부(260)의 전류 스위치를 swn로 나타낼 때 swp 또는 swn를 나타낸다. 이 때, 같은 위치의 전류 스위치(sw〈i〉)는 다음과 같은 채널 폭과 길이를 갖도록 그 사이즈가 설정된다.

스위치 사이즈	sw〈5〉	sw〈4〉	sw〈3〉	sw〈2〉	sw〈1〉	sw〈0〉
W	48	24	12	6	6	6
L	0.8	0.8	0.8	0.8	1.6	3.2

즉, 도 2의 전류 스위치부(240)에서 제1스위치부(250)의 NMOS트랜지스터 (MN31)와 제2스위치부(260)의 NMOS트랜지스터(MN43)는 sw5에 해당하며, W/L은 48/0.8인 트랜지스터로 구현된다. 마찬가지로, 제1스위치부(250)의 NMOS트랜지스터 (MN32)와 제2스위치부(260)의 NMOS트랜지스터(MN44)는 표 1의 sw4에 해당하며, 각각 W/L이 24/0.8의 사이즈를 갖는 트랜지스터로 구현된다. 전류 스위치(240)의 다른 스위치들도 유사한 방식으로 인접한 전류 스위치에 대해서 2의 배수로 사이즈가 줄어들도록, 폭/길이가 결정된다.

도 2의 전류 스위치(240)의 동작에 관하여 다음과 같이 기술된다. 우선, 전원 전압이 인가된 후 소정 시간 동안은 오프셋 제거 동작 모드에서 동작된다. 즉, 오프셋 제거 동작 모드에서, 정입력 단자 VIP와 부입력 단자 VIN의 전압은 입력 스위치부(16)(도 1참조)의 동작에 의해 동일하게 설정된다. 이 때, 비교기(14)의 출력 전압을 판단하여 하이 레벨이면, 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 높은 것으로 판별된다. 또한, 비교기(14)(도 1참조)의 출력 전압이 로우 레벨이면, 부출력 단자 VON의 전압이 정출력 단자 VOP의 전압보다 높은 것으로 판별된다. 만일, VOP가 VON보다 큰 경우에는 제1스위치부(250)의 전류 스위치를 조절하여 정출력 단자 VOP의 전압이 낮게 조절된다. 즉, 정출력 단자 VOP와 부출력 단자 VON의 중간 전압은 도 2의 동상 모드 궤환 제어부(210)에 의해 항상 일정하게 유지되도록 피드백된다. 따라서, 정출력 단자 VOP의 전압이 낮아지면, 부출력 단자 VON의 전압은 VOP가 낮아진 만큼 상승된다. 예를 들어, 제어 신호(swp〈5〉)가 하이 레벨인 경우에, 제1스위치부 (250)의 NMOS트랜지스터(MN37)가 턴온되고, 이로 인해 제1전압 노드(V1)로부터 접지(VSS)로 트랜지스터(MN31)에 상응하는 소정의 전류가 흐른다. 따라서, 제1전압(V1)은 더 낮아지고, 결과적으로 정출력 단자 VOP의 전압이 낮게 조절된다.

또한, VON이 VOP 보다 큰 경우에는 다음과 같이 동작한다. 이 때는, 제2스위치부(260)의 전류 스위치를 조절하여 부출력 단자 VON의 전압이 낮게 조절된다. 예를 들어, 제어 신호(swn〈5〉)가 하이 레벨인 경우에, 제2스위치부 (260)의 NMOS트랜지스터(MN49)가 턴온되고, 이로 인해 제2전압 노드(V2)로부터 접지(VSS)로 트랜지스터(MN43)에 상응하는 소정의 전류가 흐른다. 따라서, 제2전압(V2)은 더 낮아지고, 결과적으로 부출력 단자 VON의 전압이 낮아진다. 제1, 제2제어 신호(swp, swn)의 생성 및 스위치 구동 순서에 관해서는 도 3~도 5를 참조하여 상세히 기술된다.

도 3은 도 1에 도시된 회로의 오프셋 제어부(12)를 설명하기 위한 상세한 회로도로서, 제1비교부(300), 제1제어 신호 발생부(310), 제2제어 신호 발생부 (320), 스위치 구동부(330), 제1스위치 제어부(340), 제2스위치 제어부(350) 및 스위치 제어 신호 출력부(360)를 포함한다.

제1비교부(300)는 도 1에 도시된 비교기(14)에서 출력되는 비교 출력 신호 (C_OUT)와 스위치 구동부(330)에서 출력되는 비교 클럭 신호(COMPCLK)를 입력하고, 비교 출력 신호(C_OUT)를 래치하기 위한 래치 입력 신호(TI) 및 제1,제2비교 신호들(P_COMP,N_COMP)을 생성한다. 이를 위해, 제1비교부(300)는 히스테리시스 특성을 갖는 슈미트 트리거(302)와 플립플롭(304), 인버터(306) 및 멀티플렉서 (308)를 포함한다. 슈미트 트리거(302)는 입력 신호의 크기에 따라서 출력 신호를 하이 또는 로우 레벨로 생성한다. 즉, 슈미트 트리거(302)는 외부 노이즈 성분을 차단하고, 정확한 출력을 얻기 위해 사용된다. 인버터(306)는 슈미트 트리거 (302)의 출력 신호(C_OUTD)를 반전시키고, 반전된 결과를 멀티플렉서(308)의 제1입력으로 인가한다. 또한, 슈미트 트리거(302)의 출력 신호는 멀티플렉서 (308)의 제2입력으로 인가된다. 플립플롭(304)은 리셋 신호(resetn)에 응답하여 리셋되고, 스위치 구동부(330)에서 생성되는 비교 클럭 신호(COMPCLK)에 응답하여 정출력 신호(Q)와 부출력 신호(QB)를 생성한다. 이 때, 정출력 신호(Q)는 차동 증폭부(10)의 정출력 단자 VOP의 전압을 조정하기 위한 제1비교 신호(P_COMP)가 되고, 부출력 신호(QB)는 차동 증폭부(10)의 부출력 단자의 전압을 조정하기 위한 제2비교 신호(N_COMP)가 된다. 또한, 플립플롭(304)의 정출력 신호(Q)는 멀티플렉서(308)의 선택 신호로서 인가된다. 멀티플렉서(308)는 인버터(306)의 출력 신호와, 슈미트 트리거(302)의 출력 신호를 각각 제1, 제2입력으로 인가하고, 플립플롭(304)의 정출력 신호(Q)에 응답하여 제1입력과 제2입력을 선택적으로 출력한다. 이 때, 멀티플렉서(308)의 출력 신호는 상술한 래치 입력 신호(TI)가 된다.

스위치 구동부(330)는 외부에서 인가되는 클럭 신호(CLK)에 응답하여 전원 전압(VDD)을 소정 시간 지연시키고, 지연된 결과에 의해 비교 클럭 신호(COMPCLK)와 스위치 구동 신호(SW_ACT)를 생성한다. 또한, 스위치 구동 신호(SW_ACT)는 제1비교부(300)에서 출력되는 제1, 제2비교 신호(P_COMP N_COMP)와 논리 조합되어 정출력 스위치 구동 신호(P_ACT) 및 부출력 스위치 구동 신호(N_ACT)로서 생성된다. 이를 위해, 스위치 구동부(330)는 직렬 연결된 플립플롭들(332a~332k)과, 앤드 게이트들(336, 338)을 포함한다. 구체적으로, 플립플롭들(332a~332k)은 외부에서 소정의 클럭 신호(CLK)를 각각 클럭 입력하고, 리셋 신호(resetn)에 응답하여 초기화되며, 이전 플립플롭의 정출력 신호(Q)를 데이타 입력한다. 여기에서, 플립플롭(332a)은 전원 전압(VDD)을 데이타 입력한다. 또한, 플립플롭(332i)의 출력 신호는 상기 비교 클럭 신호(COMPCLK)가 되고, 마지막 단에 연결되는 플립플롭(332k)의 출력은 스위치 구동 신호(SW_ACT)가 된다. 앤드 게이트(336)는 제1비교 신호(P_COMP)와 스위치 구동 신호(SW_ACT)를 논리곱하고, 논리곱된 결과를 정출력 스위치 구동 신호(P_ACT)로서 출력한다. 또한, 앤드 게이트(338)는 스위치 구동 신호(SW_ACT)와 제2비교 신호(N_COMP)를 논리곱하고, 논리곱된 결과를 부출력 스위치 구동 신호(N_ACT)로서 출력한다.

제1스위치 제어부(340)는 정출력 단자 VOP의 전압을 조정하기 위한 각각의 전류 스위치를 제어하는 제어 신호를 생성하기 위해, 셋 신호(sn_p), 리셋 신호(rn_p) 및 래치 인에이블 신호(te_p)를 생성한다. 이를 위해, 제1스위치 제어부(340)는 레지스터들(340a~340f)을 포함한다. 레지스터(340a)는 직렬 연결된 플립플롭들(341~344), 낸드 게이트(345) 및 앤드 게이트(346)를 포함한다. 구체적으로, 도시되지는 않았으나, 나머지 레지스터들(340b~340f)도 동일한 구조로 이루어진다. 레지스터(340a)에 관하여 보다 구체적으로 설명하면, 플립플롭(341)은 스위치 구동부(330)에서 출력되는 정출력 스위치 구동 신호(P_ACT)를 데이타 입력하고, 리셋 신호(resetn)에 응답하여 초기화되며, 클럭 신호(CLK)에 응답하여 정출력 신호(Q)를 생성한다. 이 때, 플립플롭(341)의 출력 신호는 제1제어 신호 발생부(310)의 선택 플립플롭(311)을 리셋시키기 위한 리셋 신호(rn5_p)로서 인가된다. 또한, 플립플롭(342)은 리셋 신호(resetn)에 응답하여 초기화되고, 입력된 플립플롭(341)의 출력 신호를 클럭 신호(CLK)에 응답하여 정출력 신호(Q)와 부출력 신호(QN)로서 출력한다. 낸드 게이트(345)는 플립플롭(341)의 정출력 신호(Q) 즉, 리셋 신호(rn5_p)와 플립플롭(342)의 부출력 신호(QN)를 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 이 때, 낸드 게이트(345)의 출력 신호는 제1제어 신호 발생부(310)의 선택 플립플롭(311)을 셋(SET) 시키기 위한 셋 신호(sn5_p)가 된다. 또한, 플립플롭(342)의 정출력 신호(Q)는 플립플롭(343)의 데이타 입력으로 인가된다. 플립플롭(343)은 리셋 신호(resetn)에 응답하여 초기화된다. 또한, 플립플롭(343)은 플립플롭(342)의 출력 신호를 데이타 입력하고, 클럭 신호(CLK)에 응답하여 정출력 신호를 생성한다. 이 때, 플립플롭(343)의 정출력 신호는 앤드 게이트(346)의 제1입력으로 인가된다. 플립플롭(344)은 플립플롭(343)의 출력 신호를 데이타 입력하고, 클럭 신호(CLK)에 응답하여 정출력 신호와 부출력 신호를 생성한다. 이 때, 플립플롭(344)의 부출력 신호(QN)는 앤드 게이트(346)의 제2입력으로 인가된다. 앤드 게이트(346)는 플립플롭(343)의 정출력 신호(Q)와 플립플롭(344)의 부출력 신호를 논리곱하여 제1제어 신호 발생부(310)의 선택 플립플롭(311)에 인가되는 래치 인에이블 신호(te5_p)를 생성한다. 이와 같이, 제1스위치 제어부(340)의 레지스터(340a)는 제1제어 신호 발생부(310)의 선택 플립플롭(311)을 셋, 리셋시키고, 입력 데이타를 래치하기 위한 제어 신호들(sn5_p, rn5_p, te5_p)을 생성한다.

또한, 제1스위치 제어부(340)의 레지스터(340b)는 레지스터(340a)와 구성이 유사하다. 단자, 4개의 플립플롭들(미도시) 중에서 첫 번째 플립플롭의 입력으로 플립플롭(344)의 정출력 신호가 인가된다는 점에서만 차이가 있다. 마찬가지로, 레지스터(340b)의 네 번째 플립플롭(미도시)의 출력은 다음 레지스터(340c)의 첫 번째 플립플롭의 데이타 입력으로 인가된다. 이러한 과정을 통하여 정출력 단자 VOP의 전압을 조정하기 위한 제1제어 신호 발생부(310)의 선택 플립플롭들 (311~316)을 제어하는 셋 신호들(sn5_p~sn0_p), 리셋 신호들 (rn5_p~rn0_p)과, 래치 인에이블 신호들(te5_p~te0_p)이 생성된다.

제2스위치 제어부(350)는 부출력 단자 VON의 전압을 조정하기 위한 전류 스위치를 제어하는 제어 신호를 생성하기 위해, 셋 신호(sn_n), 리셋 신호(rn_n) 및 래치 인에이블 신호(te_n)를 생성한다. 이를 위해, 제2스위치 제어부(350)는 레지스터들(350a~350f)을 포함한다. 레지스터들(350a~350f)도 제1스위치 제어부 (340)의 레지스터들(340a~340f)과 동일한 구조를 갖는다. 레지스터(350f)를 참조하면, 레지스터(350f)는 플립플롭들(351~354)과, 낸드 게이트(355) 및 앤드 게이트(356)를 포함한다. 레지스터들(350a~350f) 각각의 동작은 제1스위치 제어부(340)의 레지스터들(340a~340f) 각각과 유사하므로 구체적인 설명은 생략된다. 결과적으로, 제2스위치 제어부(350)의 레지스터들 (350a~350f)은 제2제어 신호 발생부(320)의 각 선택 플립플롭들(321~326)을 제어하기 위한 셋 신호(sn5_n~sn0_n)와, 리셋 신호(rn5_n~rn5_n)와, 래치 인에이블 신호(te5_n~te0_n)를 생성한다.

또한, 스위치 제어 신호 출력부(360)는 오아 게이트로 구현되며, 제1스위치 제어부(340)의 레지스터(340f)를 구성하는 마지막 단의 플립플롭(미도시)의 출력과, 제2스위치 제어부(350)의 레지스터(350f)를 구성하는 마지막 플립플롭(354)의 출력을 논리합하고, 논리곱된 결과를 스위치 제어 신호(OST_DONE)로서 출력한다. 이 때, 스위치 제어 신호(OST_DONE)가 하이 레벨이면, 연산 증폭기가 정상 동작 모드에 있음을 나타내고, 스위치 제어 신호 (OST_DONE)가 로우 레벨이면 오프셋 제거 동작 모드에 있음을 나타낸다.

제1제어 신호 발생부(310)는 제1스위치 제어부(340)의 제어 신호들(sn_p, rn_p, te_p)을 입력으로 하는 다수의 선택 플립플롭들(311~316)을 포함한다. 여기에서, 선택 플립플롭(311)은 멀티플렉서(311a)와 플립플롭(311b)으로 구성된다. 멀티플렉서(311a)는 제어 신호(swp〈5〉)를 제1입력으로 인가하고, 래치 입력 신호(TI)를 제2입력으로 인가한다. 또한, 멀티플렉서(311a)는 제1스위치 제어부 (340)의 레지스터(340a)에서 생성되는 래치 인에이블 신호(TE)에 응답하여 제1,제2입력 신호 중 하나를 선택적으로 출력한다. 예를 들어, 래치 인에이블 신호(TE)가 하이 레벨이면 래치 입력 신호(TI)를 출력하고, 래치 인에이블 신호(TE)가 로우 레벨이면 제1입력으로 인가되는 제어 신호(swp〈5〉)를 출력한다. 플립플롭(311b)은 레지스터(340a)에서 생성되는 리셋 신호(rn5_p)에 응답하여 리셋되고, 셋 신호(sn5_p)에 의해 셋(set) 된다. 또한, 플립플롭(311b)은 클럭 신호(CLK)에 응답하여 멀티플렉서(311a)의 출력 신호를 제어 신호(swp〈5〉)로서 생성한다. 나머지 선택 플립플롭들(312~316)도 선택 플립플롭(311)과 유사한 구성을 가지며, 단지 각각의 셋 신호와, 리셋신호 및 래치 인에이블 신호들만이 다르다. 따라서, 선택 플립플롭들(311~316)을 통하여 전류 스위치의 제1스위치부 (250)를 제어하기 위한 제어 신호들(swp〈5〉~swp〈0〉)이 생성된다.

제2제어 신호 발생부(320)는 제2스위치 제어부(350)의 제어 신호들(sn_n, rn_n, te_n)을 입력으로 하는 다수의 선택 플립플롭들(321~326)을 포함한다. 각각의 선택 플립플롭들(321~326)의 구성은 제1제어 신호 발생부(310)의 선택 플립플롭들(311~316)과 유사하다. 단지, 각각의 셋 신호, 리셋 신호 및 래치 인에이블 신호들은 순차적으로 제2스위치 제어부(350)에서 생성되는 sn5_n~sn0_n, rn5_n~rn0_n, 및 te5_n~te0_n가 된다. 즉, 제2제어 신호 발생부(320)는 선택 플립플롭들(321~326)을 통하여 전류 스위치의 제2스위치부(260)를 제어하기 위한 제어 신호들(swn〈5〉~swn〈0〉)이 생성된다.

도 4(a)~4(n)는 도 3에 도시된 오프셋 제어부(12)의 동작을 설명하기 위한 파형도들로서, 도 4(a)는 클럭 신호(CLK)를 나타내고, 도 4(b)는 리셋 신호 (resetn)를 나타내고, 도 4(c)는 비교 클럭 신호(COMPCLK)를 나타낸다. 또한, 도 4(d)는 정출력 스위치 구동 신호(P_ACT)를 나타내고, 도 4(e)는 셋 신호(sn5_p)를 나타내고, 4(f)는 리셋 신호(rn5_p)를 나타내고, 4(g)는 래치 인에이블 신호(te5_p)를 나타낸다. 도 4(h)~도 4(j)는 각각 셋 신호(sn4_p), 리셋 신호(rn4_p) 및 래치 인에이블 신호 (te4_p)를 나타낸다. 또한, 도 4(k)~도 4(m)는 각각 셋 신호(sn3_p), 리셋 신호(rn3_p) 및 래치 인에이블 신호(te3_p)를 나타낸다. 여기에서, 도 4는 비교기(14)(도 1참조)의 출력 신호가 하이 레벨인 경우의 동작을 설명한다.

도 5는 도 1에 도시된 회로의 오프셋 제거 동작을 설명하기 위한 플로우차트로서, 동작 초기에 도 1의 비교기(14)의 출력 신호를 비교하는 단계(제500단계), 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 큰 경우에, 정출력 단자 VOP의 전류 스위치(250)를 온/오프하여 출력 전압을 조정하는 단계(제510단계), 부출력 단자 VON의 전압이 정출력 단자 VOP의 전압보다 큰 경우에 부출력 단자의 전류 스위치(260)를 온/오프하여 출력 전압을 조정하는 단계(제550단계)로 구성된다.

도 3~도 5를 참조하여 본 발명에 따른 연산 증폭기에서 수행되는 오프셋 전압 제거 동작이 상세히 기술된다.

먼저, 전원 전압(VDD)이 인가된 후의 초기 동작 구간에서 비교기(14)의 출력 신호에 의해 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 큰 지가 판단된다(제500단계). 초기에 모든 전류 스위치(240)의 스위치들은 턴오프된 상태에 있으며, 비교기(14)의 출력에 의해 오프셋의 극성이 +인지 또는 -인지가 판단된다. 여기에서, 스위치 제어 신호(OST_DONE)는 초기에 계속 로우 레벨로 유지되며, 이는 오프셋 전압 제거 모드에서 동작한다는 것을 나타낸다. 제500단계에서 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 더 것으로 판단되면, 도 2에 도시된 제1스위치부(250)의 전류 스위치들을 조절하여 정출력 전압이 낮게 조절된다(제510단계). 즉, 전원 전압(VDD)이 인가되면 스위치 구동부(330)는 전원 전압(VDD)을 소정 시간 지연시켜 도 4(c)의 비교 클럭 신호(COMPCLK)를 하이 레벨로 인에이블한다. 또한, 비교 클럭 신호(COMPCLK)가 인에이블된 후 스위치 구동 신호(SW_ACT)가 인에이블된다. 이 때, 플립플롭(304)의 출력 신호(Q)는 하이 레벨이 되고, 결과적으로 정출력 스위치 구동 신호(P_ACT)가 발생된다. 정출력 스위치 구동 신호(P_ACT)가 발생되면, 도 4(a)에 도시된 클럭 신호(CLK)에 응답하여 도 3의 제1스위치 제어부(340)의 레지스터(341a)는 도 4(f)의 리셋 신호(rn5_p)를 발생시킨다. 또한, 리셋 신호(rn5_p)가 발생됨과 동시에 셋 신호(sn5_p)가 인에이블된다. 따라서, 도 4(e)와 같이 셋 신호(sn5_p)가 로우 레벨을 유지하는 구간 동안 제어 신호(swp〈5〉)가 인에이블되어 제어 신호(swp〈5〉)와 연결된 스위치(swp〈5〉)가 구동된다. 도 5를 참조할 때, I는 5인 것으로 가정하고 기술된다. 따라서, 제500 단계에서 정출력 단자의 전압이 부출력 단자의 전압보다 큰 것으로 판단되면 제i번째 스위치 즉, swp5가 턴온된다(제512단계). 도 4(d)의 구간(P45)은 스위치(swp5)가 턴온되어 있는 구간을 나타낸다. 여기에서, 도 2의 전류 스위치(swp5)는 제1스위치부(250)의 NMOS트랜지스터들(MN31, MN37)을 나타낸다. 즉, 제512단계에서 제어 신호 (swp〈5〉)와 연결되어 있는 전류 스위치(swp5)가 턴온되며, 정출력 단자 VOP의 전압은 이전 상태보다 낮게 조정된다. 이 때, 레지스터(340a)의 앤드 게이트 (346)로부터 도 4(g)의 래치 인에이블 신호(te5_p)가 인가되면, 도 3의 제1비교부 (300)에서 출력되는 래치 입력 신호(TI)는 제1제어 신호 발생부(310)의 선택 플립플롭(311)으로 인가된다. 따라서, 변화된 비교기(14)의 출력 신호(C_OUT)는 슈미트 트리거(302)와 멀티플렉서(308)를 통하여 제1제어 신호 발생부(310)의 선택 플립플롭(311)에 래치된다. 도 4(g)의 구간(P35)은 스위치(swp5)의 구동으로 인해 변화된 슈미트 트리거(302)의 출력 신호(C_OUTD)가 래치되는 구간을 나타낸다. 이러한 시점에서 비교기(14)의 출력 신호에 의해 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 낮아졌는지가 판단된다(제514단계). 만일, 아직 정출력 단자 VOP의 전압이 더 높다고 판단되는 경우에, 전류 스위치(swp5)는 턴온된 상태를 유지하고(제516단계), 다음 단계 즉, i-1번째 전류 스위치 즉, swp4가 구동된다(제520단계). 그러나, 제514 단계에서 부출력 단자의 전압이 더 커진 경우에는 전류 스위치(swp5)를 오프하고, 제어 신호(swp〈4〉)와 연결된 전류 스위치(swp〈4〉)를 구동한다. 즉, 제1스위치 제어부(340)의 플립플롭(344)의 출력 신호는 레지스터(340b)의 제1플립플롭(미도시)의 데이타 입력으로 인가된다. 따라서, 레지스터(340b)는 클럭 신호(CLK)에 응답하여 도 4(h)의 셋 신호(sn4_p)와, 도 4(i)의 리셋 신호(rn4_p)를 인에이블하고, 스위치(swp4)를 구동한다(제520단계). 도 4(h)의 구간(P44)은 스위치(swp4)가 턴온되어 있는 구간을 나타낸다. 즉, 비교기(14)의 출력 신호에 따라서 스위치(swp5)를 턴온시킨 경우에는 전압 변화 폭이 너무 크기 때문에, 큰 사이즈의 전류 스위치(swp5)가 오프된다(제518단계). 따라서, 전류 스위치(swp5) 대신에 전압 변화 폭이 좀더 낮은, 트랜지스터의 사이즈가 1/2인 전류 스위치(swp4)가 구동된다(제520단계). 또한, 도 4(j)의 구간(P34)은 래치 인에이블 신호(te4_p)에 의해 슈미트 트리거(302)의 출력 신호(C_OUTD)가 래치되는 구간을 나타낸다. 제520단계 후에, 다시 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 더 큰지가 비교된다(제522단계). 제522 단계에서 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 계속 큰 것으로 판단되는 경우에, 전류 스위치(swp4)의 구동을 유지하고(제524단계), 더 작은 사이즈의 트랜지스터로 구성된 전류 스위치(swp3)를 구동한다(제528단계). 그러나, 제522단계에서 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 작은 것으로 판단되면, 전류 스위치(swp4)를 오프시키고(제526단계), 전류 스위치(swp3)를 구동한다(제528단계). 이러한 과정이 반복되어 제어 신호(swp〈0〉)와 연결된 전류스위치(swp0)까지 구동 완료되면, 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 큰지가 판단된다(제532단계). 이 때, 정출력 단자의 전압이 부출력 단자의 전압보다 큰 것으로 판단되면 swp0는 계속 구동 상태를 유지한다(제534단계). 만일, 제532단계에서 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 작은 것으로 판단되면, 전류 스위치(swp0)가 오프된다(제536단계). 이와 같은 과정을 통하여 정출력 단자 VOP의 전압과 부출력 단자 VON의 전압이 동일해지도록 제어된다.

한편, 제500단계에서 부출력 단자 VON의 전압이 정출력 단자 VOP의 전압보다 큰 것으로 판단되는 경우에는, 부출력 단자 VON의 전압을 낮게 조절하여 출력 단자의 전압이 동일해지도록 제어한다(제550단계). 우선, 부출력 단자 VON의 전압을 낮게 조절하기 위해, 제2스위치부(260)의 전류 스위치들 중에서 가장 사이즈가 큰 스위치 즉, swn i가 구동된다(제552단계). 도 2에서 전류 스위치(swni)는 제어 신호(swn〈5〉)에 의해 온/오프되는 트랜지스터들(MN49, MN43)이 된다. 따라서, 제552단계에서 전류 스위치(swn5)가 구동된 후에, 다시 비교기(14)(도 1참조)의 출력 신호(C_OUT)를 판단하여 정출력 단자 VOP의 전압이 부출력 단자 VON의 전압보다 큰지가 비교된다(제554단계). 즉, 도 5의 제554단계에서부터 제576까지의 단계는 제510단계에서의 제514~제534단계와 유사한 과정으로 수행된다. 단지, 정출력 단자 VOP가 아닌, 부출력 단자 VON의 전압 조정을 위한 전류 스위치들(swn5~swn0)이 온/오프된다는 점에서만 다르므로 구체적인 설명은 생략된다.

따라서, 이와 같은 과정을 통하여 부출력 단자 VON의 전압은 정출력 단자 VOP의 전압과 동일하게 조절된다. 이 때, 제1스위치 제어부(340)의 레지스터(340f)를 구성하는 마지막 플립플롭(미도시)의 출력 신호 또는 제2스위치 제어부(350)의 레지스터(350f)를 구성하는 마지막 플립플롭(354)의 출력 신호가 하이 레벨로 변화되면, 스위치 제어 신호(OST_DONE)는 하이 레벨이 된다. 이 때, 연산 증폭기는 오프셋 전압 제거 모드에서 정상 동작 모드로 전환된다.

도 6은 본 발명에 따른 연산 증폭기의 오프셋 전압 제거 결과를 나타내는 도면으로서, 참조 부호 62는 정출력 단자 VOP의 전압을 나타내고 64는 부출력 단자 VON의 전압을 나타낸다.

즉, 도 6에 도시된 바와 같이, 출력 단자(VOP, VON)로부터 접지(VSS)로 흐르는 전류량이 조절되고, 이로 인해 정출력 단자 VOP의 전압(62)과 부출력 단자 VON의 전압(64)이 조절된다. 따라서, 연산 증폭기의 동작 초기에 발생되었던 오프셋 전압이 제거될 수 있다.

본 발명에 따르면, 연산 증폭기의 출력 단에 오프셋이 발생되는 경우에 동작 초기의 오프셋 전압 제거 모드에서 자체적으로 제거될 수 있다는 장점이 있다. 따라서, 연산 증폭기는 오프셋이 제거된 상태에서 정상 동작하기 때문에, 정확한 증폭 출력을 얻을 수 있다는 효과가 있다.

Claims

정입력 단자를 통하여 인가되는 전압과 부입력 단자를 통하여 인가되는 전압을 차동 증폭하고, 상기 증폭된 결과를 각각 정출력 단자와 부출력 단자를 통하여 출력하며, 내부에 전류 스위치부를 구비하여 n(〉1)비트들로 표현되는 소정 제1제어 신호 및 제2제어 신호에 응답하여 출력 전압을 조정하는 차동 증폭부;

정상 동작 모드에서 소정의 스위치 제어 신호에 응답하여 외부의 정/부입력 단자와 상기 차동 증폭부의 정/부입력 단자를 연결하도록 스위칭하고, 오프셋 제거 동작 모드에서 상기 차동 증폭부의 정입력 단자와 부입력 단자가 서로 연결되도록 스위칭하는 입력 스위치부;

상기 차동 증폭부의 정출력 단자에서 출력되는 전압과, 상기 차동 증폭부의 부출력 단자에서 출력되는 전압을 비교하고, 상기 비교된 결과에 상응하는 비교 출력 신호를 생성하는 비교기; 및

상기 비교기에서 출력되는 상기 비교 출력 신호와, 외부에서 인가되는 리셋 신호 및 클럭 신호에 응답하여 상기 스위치 제어 신호 및 상기 제1,제2제어 신호를 생성하는 오프셋 제어부를 구비하는 것을 특징으로 하는 연산 증폭기.
제1항에 있어서, 상기 차동 증폭부는,

상기 전류 스위치부 내부에 제1스위치부와 제2스위치부를 구비하고,

상기 제1스위치부는 각각의 사이즈가 순차적으로 소정 배수 감소되는 다수의 트랜지스터들을 포함하고, 상기 제1제어 신호에 응답하여 상기 차동 증폭부의 정출력 단자의 전압을 낮게 조정하고,

상기 제2스위치부는 각각의 사이즈가 순차적으로 소정 배수 감소되는 다수의 트랜지스터들을 포함하고, 상기 제2제어 신호에 응답하여 상기 차동 증폭부의 부출력 단자의 전압을 낮게 조정하는 것을 특징으로 하는 연산 증폭기.
제2항에 있어서, 상기 오프셋 제어부는,

상기 비교기에서 출력되는 상기 비교 출력 신호와, 소정의 비교 클럭 신호를 입력하고, 상기 비교 출력 신호를 래치하기 위한 래치 입력 신호 및 제1,제2비교 신호들을 생성하는 제1비교부;

상기 클럭 신호에 응답하여 전원 전압을 소정 시간 지연시키고, 상기 지연된 결과에 의해 상기 비교 클럭 신호 및 스위치 구동 신호를 생성하고, 상기 제1, 제2비교 신호들과 상기 스위치 구동 신호를 조합하여 정출력 스위치 구동 신호와 부출력 스위치 구동 신호를 생성하는 스위치 구동부;

상기 차동 증폭부의 정출력 단자의 전압을 조정하는 상기 제1스위치부를 제어하기 위해, 상기 정출력 스위치 구동 신호에 응답하여 제1셋 신호, 제1리셋 신호 및 제1래치 인에이블 신호를 생성하는 제1스위치 제어부;

상기 차동 증폭부의 부출력 단자의 전압을 조정하는 상기 제2스위치부를 제어하기 위해, 상기 부출력 스위치 구동 신호에 응답하여 제2셋 신호, 제2리셋 신호 및 제2래치 인에이블 신호를 생성하는 제2스위치 제어부;

논리 게이트로 구현되며, 상기 제1스위치 제어부의 출력 신호와, 상기 제2스위치 제어부의 출력 신호를 논리 조합하여 상기 스위치 제어 신호를 출력하는 스위치 제어 신호 출력부;

상기 제1스위치 제어부의 출력 신호들을 제어 입력으로 하는 다수의 선택 플립플롭들을 포함하여 상기 제1제어 신호를 발생시키는 제1제어 신호 발생부; 및

상기 제2스위치 제어부의 출력 신호들을 제어 입력으로 하는 다수의 선택 플립플롭들을 포함하여 상기 제2제어 신호를 발생시키는 제2제어 신호 발생부를 구비하는 것을 특징으로 하는 연산 증폭기.