JPS6157600B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子時計、更に詳しくはタイマー、ア
ラーム等の時刻設定を要する付加機能を有し、そ
れらの動作時刻を異なる時刻に設定できる電子時
計に関する。

従来のタイマー、アラーム等はクロツク・パル
スを時刻計時カウンタにより計数し、このカウン
タ出力コードをあらかじめ時刻設定カウンタに設
定してあるコードと比較判定して時刻一致信号を
得ている。時刻設定コードは、設定数だけ設けら
れたカウンタに表示を時刻設定カウンタ出力に切
換えて表示を見ながら設定される。従来のこの様
な方法ではカウンタが時刻設定数だけ必要である
こと、時刻一致検出回路は、現在時刻計時カウン
タ出力と各設定カウンタ出力とを比較判定する為
に設定カウンタと同じ数だけ必要となり、更には
各一致検出回路には並列データ比較回路を用いて
いること等により多数の設定が必要な場合には回
路が複雑にして大規模化してしまう。第１図に従
来の方法による構成例を示す。

第１図において、６１は時刻計時カウンタ、６
２―１〜６２―ｎは時刻設定カウンタ、６３―１
〜６３―ｎは比較回路、６４は表示切換回路、６
５は表示回路をそれぞれ示し、更に６６は時刻計
時カウンタ６１の基準クロツク・パルス入力端
子、６７―１〜６７―ｎはそれぞれ時刻設定カウ
ンタ６２―１〜６２―ｎの設定コード信号入力端
子、６８は表示切換信号入力端子で、比較回路６
３―１〜６３―ｎは時刻計時カウンタ６１の出力
コード信号と時刻設定カウンタ６２―１〜６２―
ｎの出力コード信号とを比較・判定して、二つの
信号が一致した場合には時刻一致信号を出力す
る。このように、従来の電子時計では時刻設定カ
ウンタ６２―１〜６２―ｎと同じ数だけ比較回路
６３―１〜６３―ｎを必要とし、このため回路を
複雑にし大規模にしてた。

本発明の目的は、時刻設定および比較のための
回路構成を複雑、大規模化することのないタイマ
またはアラーム付の電子時計を提供することにあ
る。

本発明による電子時計は、現在の時刻を記憶す
る第１の循環式記憶手段と、それぞれがアラーム
機能やタイマ機能のような付加機能の時刻設定デ
ータおよび付加機能のための動作データを記憶す
る複数の第２の循環式記憶手段と、これら第２の
循環式記憶手段に記憶されているデータをスキヤ
ン信号に応答して順に出力する出力切換手段と、
この出力切換手段から出力されるデータのうちの
時刻設定データを第１の循環式記憶手段に記憶さ
れているデータと比較し両者が一致している時に
一致信号を発生する比較手段と、この比較手段か
ら発生された一致信号を出力切換手段から動作デ
ータが現われるまで遅延させる遅延手段と、出力
切換手段に現われた動作データを遅延された一致
信号に応答して保持し付加機能のための制御回路
にその動作データを送る保持手段とを備える。

本発明によれば付加機能の増設が回路構成が簡
単なシフトレジスタの増設のしで実現できる利点
を有し、又集積回路化にも適した電子時計回路を
得ることができる長所を有する。

以下本発明の実施例について図面を用いて詳し
く説明する。

第２図は本発明の一実施例を示す回路図であ
る。基準クロツク・パルスは入力端子１から入力
されカウンタ２によつて分周されて、単位時間毎
に、例えば１分毎にキヤリー信号を発生する。前
記キヤリー信号は同期化回路１７により、循環式
のシフト・レジスタ４に記憶されている１ワード
長の現在時刻データにおける最下位ビツトのタイ
ミングに同期したパルス１個に変換されてフル・
アダー３の入力に供給される。シフトレジスタ４
には現在時刻データが直列データとして記憶され
ており、前記同期化回路１７から単位時間毎に発
生する同期化キヤリー信号１８との間で、フル・
アダー３を通して加算される。加算された結果は
１歩進した時刻として新たにシフト・レジスタ４
に読み込まれる。循環式のシフトレジスタ８―１
〜８―ｎはｎ列のメモリ回路を構成し、ｎ個の設
定時刻とそれに付随した付加機能、例えばタイマ
出力のオン・オフデータあるいはアラーム出力の
オン・オフデータ又はTV選局データ等が記憶さ
れる。メモリ入力制御回路７によつてメモリシフ
トレジスタ８―１〜８―ｎの書き込み、記憶の制
御が行われ、制御入力端子６に入る書き込み指令
パルスで番地が指定され、又書き込み可能状態に
なる。書き込みデータ入力端子５には設定時刻と
付加機能の動作に関する設定データが直列データ
として供給される。第５図にはシフト・レジスタ
の設定データ格納状態とメモリ入力制御回路の１
例が示してある。下位桁には時刻データが下位ビ
ツトから順に格納される。これはシフトレジスタ
４に格納される現在時刻データが、同期化キヤリ
ー信号との間で演算されるので下位ビツトから順
に蓄積されなければならないという必要性があ
り、この配列と合わせる為にメモリレジスタ８―
１〜８―ｎにも同様な順序で時刻データが格納さ
れた方が好都合だからである。上位桁には付加機
能の動作データが格納される。これら設定データ
は次の様にして格納される。

先ず、書き込み指令パルスが端子６に入力され
た後、端子５から設定データが図に示したタイミ
ングT₁〜T₇で入力されると、設定データはAND
ゲート回路７―１及びORゲート回路７―３を通
してシフト・レジスタに格納される。設定データ
の格納が終了すると、書き込み指令パルスが消滅
するため、設定データはインバータ７―４、
ANDゲート回路７―２及びORゲート回路７―３
を通して循環し始め、次のデータが入力されるま
で循環し続ける。第２図に戻つて、メモリ・レジ
スタｎ本の出力はマルチプレクサ９によつて順次
呼び出されて一致検出回路１０とラツチ回路１１
へ入力される。マルチプレクサ９はスキヤン信号
入力端子１９から常時供給される高周波数のスキ
ヤン信号によつてスキヤンされる。スキヤン信号
の幅はシフトレジスタの長さ即ち１ワード・タイ
ムの長さと同じ又はそれの整数倍の長さとする。

一致検出回路１０によつて現在時刻記憶レジス
タ４とマルチプレクサ９から出力されるメモリレ
ジスタの内容の下位桁、つまり時刻データ同志が
比較され、下位桁の各ビツト全てが一致した場合
に一致出力信号を発生する。一致出力信号は遅延
回路２０によつて上位桁が全て現れるのに必要な
ビツト数だけ遅れて、ラツチ回路１１へラツチパ
ルスとして供給される。従つてメモリレジスタの
時刻データが現在時刻と一致すると上位桁の付加
機能動作データがラツチ回路１１によつて捕ら
れ、その動作データによつて付加機能の制御回路
１２が駆動される。タイマ、アラーム等の付加機
能へ供給される出力駆動信号はオン・オフ信号又
はパルスの数等となつて出力端子１６に現われ
る。この場合にスキヤン信号周期を、単位設定時
間例えば分、秒等に比べて充分高くすることによ
つて、一致検出のタイミング的遅れを無視できる
程度にすることができる。一致している時間内で
は、一致出力信号は繰り返し発生するが、捕える
動作データは常に同じであり、次の一致出力が発
生する迄はラツチ回路１１によつて記憶されてい
るので付加機能動作は正常に動作する。更には制
御回路１２の前段にRSフリツプ・フロツプがバ
イナリフリツプ・フロツプ等の記憶回路を設ける
ことによつて、時刻一致期間内の最初の一発又は
数発の一致出力信号でのみ付加機能が動作した
り、又は最初の一致出力信号の発生の後一定の期
間のみ動作するようにすることができる。

現在時刻データ及びメモリレジスタ８―１〜８
―ｎの内容は、表示切換入力端子１３を有する切
換回路１４によつて選択されて、表示回路１５に
よつて適当な方法、例えばデジタル表示、アナロ
グ表示等として表示される。

設定データ入力方法にはいろいろ考えられる
が、第３図にキーボードによつて設定する場合の
例を、第４図に表示を早送りしながら、所望表示
になつた所で停止させて、設定する場合の例を示
す。第３図においてタイミング信号発生回路２６
で発生されたタイミング信号は出力端子２４〜２
５からキーボードの方へ供給され、押されたキー
ボードに対応した信号がキー入力信号入力端子２
１〜２２に入つてくる。キー入力信号は、キー入
力信号検出回路２７によつてタイミング信号発生
回路２６からのタイミング信号と比較対応されて
検出、判定される。その結果検出、判定されたキ
ー入力信号に対応して検出回路２７から書き込み
指令パルスが発生して端子６から出力され、更に
直列データ発生回路２３によつて直列の書き込み
データが発生され端子５から出力される。

第４図において、入力端子３１に時刻設定時の
み発生するクロツクパルスが供給され、カウンタ
２８によつて計数されて、計数結果即ち時刻が逐
次表示装置に表示される。次に並列データ・直列
データ変換回路２９及びタイミング信号発生回路
３０によつて、カウンタ２８の出力は下位ビツト
から順次、直列データに変換され端子５から出力
される。

以上の説明においては、ある時刻において、現
在時刻データとメモリ内の設定時刻データとの一
致出力信号はただ一つしか発生しない、即ち設定
時刻は各メモリの間で重複して設定されないこと
を前提にしてきたが、実際には特にメモリ数が多
くなると、誤つて又は前のメモリを消し忘れたり
して異なる付加機能動作を同一の時刻に設定して
しまうことがある。この場合は何らかの優先動作
をさせるようにしなければ不都合な動作をしてし
まう。この不都合は動作の例を第６図に示す。

スキヤン信号Ｓ―１〜Ｓ―ｎでシフトレジスタ
８―１〜８―ｎの内容を順次スキヤンして内容を
比較していく。今１番地の設定内容がタイマー出
力オン、時刻８：00となつており、３番地の設定
内容がタイマー出力オフ、時刻８：00となつてい
て、他の番地のメモリ時刻は全て異なるとする。
ここで現在時刻が８：00なると図に示す様に１番
地と３番地のメモリのスキヤン時に一致出力信号
が発生し、動作データが読み出されるので動作出
力信号は図に示す様にオンとオフを交互に繰り返
してしまい全く無意味な出力となつてしまう。又
現在時刻が８：01になる直前に発生する最後の一
致出力信号が１番地のメモリに対応するものか３
番地のそれに対応するものとなるかは全くデタラ
メとなり、８：01からはオンとなるかオフとなる
か全く予知できないことになつて不都合が生ず
る。

第７図にタイマー機能のオン、オフ動作に対し
てオン優先の機能を持たせた場合の回路例を示
す。入力端子３２には第２図におけるラツチ回路
１１の動作出力信号が入力され、そのレベルがハ
イレベルの時オン信号、ローレベルの時オフ信号
と規定する。前記ラツチ回路出力はANDゲート
回路４２の１方入力へ接続され、そのANDゲー
ト回路４２の出力はRSフリツプ・フロツプ３４
のセツト入力Ｓ及びNORゲート回路３３へ供給
され、NORゲート回路３３の出力はRSフリツ
プ・フロツプ３５のセツト入力Ｓへ供給される。
RSフリツプ・フロツプ３４，３５のリセツト入
力Ｒへは端子３６から、スキヤン開始信号が入力
される。スキヤン開始信号は全メモリスキヤンの
各サイクルの最初に出る信号で、これによつてフ
リツプ・フロツプ３４，３５はリセツトされる。
ANDゲート回路４２の他方入力へは端子４３か
ら遅延された時刻一致検出信号が入力される。従
つてANDゲート回路４２は一致検出信号が発生
する度に入力端子３２からの動作信号を読み込
み、動作信号がハイ・レベルの時はRSフリツ
プ・フロツプ３４がセツトされ、動作信号がロ
ー・レベルの時はRSフリツプ・フロツプ３５が
セツトされる。一致検出信号が発生しない場合は
ANDゲート回路４２の出力はロー・レベルであ
り又インバータ４４の出力はハイ・レベルとなる
のでNORゲート回路３３の出力はロー・レベル
となり、従つてRSフリツプフロツプ３４，３５
の各セツト入力はロー・レベルなのでフリツプ・
フロツプの状態は保持される。RSフリツプ・フ
ロツプ３４及び３５のセツト出力は夫々NADゲ
ート回路３８及び３９の１入力へ供給される。入
力端子３７からのスキヤン終了信号はNANDゲー
ト回路３８，３９の他方入力へ供給され、更に
NANDゲート回路３９へはNANDゲート回路３８
の出力が供給される。スキヤン終了信号は全メモ
リスキヤンの各サイクルの最後に出る信号であ
り、この信号でRSフリツプ・フロツプ３４，３
５の出力を読み出す。ここで同一設定時刻でオン
とオフの両方が設定されていた場合、フリツプフ
ロツプ３４，３５のセツト出力は両方とも、スキ
ヤン終了信号発生時にはハイ・レベルになつてい
る。従つてスキヤン終了信号が入力されると
NANDゲート回路３８の出力はロー・レベルとな
る。一方NANDゲート回路３９にはNANDゲート
回路３８のロー・レベル出力が供給されるので、
オフ動作信号が読み込まれるRSフリツプ・フロ
ツプ３５のセツト出力がハイ・レベルになつてい
てもNANDゲート回路３９の出力はハイ・レベル
となる。NANDゲート回路３８，３９の出力は
夫々フリツプフロツプ４０のセツト及びリセ
ツト入力及びに接続されるので、スキヤン終
了信号が入つた時点でフリツプ・フロツプ４
０はセツトされて出力はハイ・レベルとなり、結
局出力端子４１からタイマのオン信号を出力する
こととなる。そしてスキヤン終了信号が再び発生
するまではNANDゲート回路３８，３９の出力ハ
イ・レベルとなるのでフリツプ・フロツプ４
０は前の状態を保持し、動作出力は確実にオン出
力を維持し続けることになる。勿論設定時刻が重
視しない場合はオン又はオフのみのメモリ・内容
に従つた動作をするのは明らかである。以上はオ
ンとオフの２つの動作に対する優先回路である
が、一般的にｎ個の動作に対する優先回路は、そ
の１例として第７図を拡張して第８図の回路構成
にして実現できるものである。

第８図において第２図のラツチ回路１１で捕え
られた動作データを、その機能に対応して端子７
０―１〜７０―ｎに入力させることにより、若い
番号に対応している。動作データを優先して端子
７３―１〜７３―ｎから出力して付加機能を動作
するようにしてある。動作は基本的には第２図の
例と同様である説明は省略する。この優先回路
は、付加機能の制御回路１２に組入れればよい。

一方、場合によつては、誤つて同一時刻に相反
する動作が設定されてしまつている様な時には、
それ以前の動作状態に依存して動作する様するた
めの回路を制御回路１２に組入れるとよい。即
ち、同一時刻に相容れない複数の動作が設定され
ているのは誤りであるので、その場合は前の状態
を保持し続けるようにした方が良いからである。

第９図に付加機能動作が、その設定時刻と現在
時刻とが一致する前の状態に依存して動作するよ
う構成した場合の回路例を示す。第２図に示した
ラツチ回路１１で時刻一致出力信号によつて読み
出された動作データは、そのデータ内容に応じた
動作検出信号として出力され、その内容に対応し
た入力端子４７〜４８に現れる。検出された信号
はスキヤン開始信号によつて予めリセツトされて
いるRSフリツプフロツプ４９〜５０に記憶さ
れ、その出力は比較・判定回路５１の入力とな
る。一方、付加機能の動作状態を示す信号はデコ
ードされて入力端子５７〜５８に供給され、その
信号はＤタイプフリツプ・フロツプ又はシフトレ
ジスタ又はラツチ回路４６等によつて、入力端子
５４に入る単位時間キヤリー信号のタイミングで
ラツチされ、単位時間毎に、直前の動作状態が記
憶されて、比較・判定回路５１の他方入力とな
る。比較・判定回路５１では、スキヤン開始信号
が発生してから入力するいくつかの異なる動作検
出信号が前の動作状態信号との間でそれぞれ比
較・判定され、付加機能の前の動作状態に依存す
る動作検出信号が出力線５９〜６０のうちの１本
に出力される。この出力信号は、スキヤン終了信
号によつてNANDゲート回路５２〜５３を通して
サンプリングされ動作指令出力として出力端子５
５〜５６に現れ、一担RSフリツプフロツプ等の
記憶作用を有する出力回路を駆動した後付加機能
を動作させる。この出力回路の信号は入力端子５
７〜５８へ直ぐ現われるが、ラツチ回路４５〜４
６によつて遮られ、現在時刻が変化した所で比
較・判定回路５１へ入力されるので、単位時間毎
の判定が正常に行われる。

以上の様に本発明によれば、付加機能の動作設
定データ及び時刻設定データからなる直列データ
のメモリ、及び現在時刻メモリに循環式シフトレ
ジスタを採用し、データをマルチ・プレクサによ
つて時分割して読み出すようにしてあるため回路
構成は簡単になり特にメモリ数が多くなつた場合
にその効果は顕著となる。更には各シフトレジス
タには下位桁に時刻データを格納させ、上位桁に
動作データを格納させる様に構成されるので、各
レジスタ内容を時分割でスキヤンして時刻一致検
出及び動作データを検出する回路が極めて簡単に
構成できる。又スキヤン周期を単位時刻変化より
も充分高くしておくことによつて、時分割動作に
よる一致検出の時間的遅れを充分許容できる程度
に小さくすることができ又メモリ番地に依存せず
に設定時刻の順番に付加機能を動作させることが
できる。

更に付加機能のメモリ数が多い場合は、設定時
刻が重複して相反する又は相容れない動作が設定
されてしまう場合があり得るが各動作の間に優先
順位をつけるか又は前の動作状態に依存して動作
する様にすることによつて不都合な動作を避ける
ことができる。

この様に本発明による電子時計は、多数の付加
機能を有するにもかかわらず簡単な回路構成で実
現できるのでその効果は大きく、集積回路化も容
易にできるものである。

【図面の簡単な説明】

第１図は従来の方式による電子時計の時刻設定
回路図、第２図は本発明の一実施例を示す図、第
３図、及び第４図は付加機能の設定データ入力回
路例、第５図はシフトレジスタ内のデータ格納
例、第６図は時刻一致検出のタイミング例、第７
図及び、第８図は付加機能の動作に優先順位を付
けるようにする場合の回路例、第９図は付加機能
の動作を以前の動作状態に依存させるようにする
場合の回路例を示す図である。 図において、１，５，６，１３，１６，２１，
２２，２４，２５，３１，３２，３６，３７，４
１，４３，４７，４８，５４，５５，５６，６
６，６７―１〜６７―ｎ，６８，７０―１〜７０
―ｎ，７３―１〜７３―ｎ……端子、２，２８，
６１，６２―１〜６２―ｎ……カウンタ、１７…
…同期化回路、４，８―１，８―ｎ，４５，４６
……シフトレジスタ、３……フルアダー、７……
メモリ入力制御回路、９……マルチプレクサ、１
０……一致検出回路、１１……ラツチ回路、１２
……出力制御回路、１４……表示切換回路、１５
……表示回路、２６，３０……タイミング信号発
生回路、２７……キー入力信号検出回路、２３…
…直列データ発生回路、２９……並列・直列デー
タ変換回路、４２，７―１，７―２……ANDゲ
ート回路、４４，７―４……インバータ、３３…
…NORゲート回路、３８，３９，５２，５３…
…NANDゲート回路、７―３……ORゲート回
路、３４，３５，４９，５０……RSフリツプフ
ロツプ、４０……フリツプフロツプ、５１…
…比較・判定回路。

Claims (1)

【特許請求の範囲】
1. １ 現在の時刻を記憶する第１の循環式記憶手段
   と、それぞれがアラーム機能やタイマ機能の時刻
   設定データおよびアラーム機能やタイマ機能のた
   めの動作データを記憶する複数の第２の循環式記
   憶手段と、これら第２の循環式記憶手段に記憶さ
   れているデータをスキヤン信号に応答して順に出
   力する出力切換手段と、この出力切換手段から出
   力されたデータのうちの前記時刻設定データを前
   記第１の循環式記憶手段に記憶されているデータ
   と比較し両者が一致している時に一致信号を発生
   する比較手段と、この比較手段から発生された前
   記一致信号を前記出力切換手段から前記動作デー
   タが現われるまで遅延させる遅延手段と、前記出
   力切換手段に現われた前記動作データを遅延され
   た一致信号に応答して保持しアラーム機能やタイ
   マ機能のための制御回路に前記動作データを送る
   保持手段とを備えることを特徴とする電子時計。