JPS6156540B2 - - Google Patents
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- Publication number
- JPS6156540B2 JPS6156540B2 JP52098377A JP9837777A JPS6156540B2 JP S6156540 B2 JPS6156540 B2 JP S6156540B2 JP 52098377 A JP52098377 A JP 52098377A JP 9837777 A JP9837777 A JP 9837777A JP S6156540 B2 JPS6156540 B2 JP S6156540B2
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- JP
- Japan
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- memory
- program
- check
- checksum
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- Expired
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- 230000015654 memory Effects 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はチエツクサムを含むプログラムブロツ
クの内容を完全にチエツクし、複雑化する制御シ
ステムのメモリ装置の信頼性を上げるメモリ装置
のチエツク方式に関する。
クの内容を完全にチエツクし、複雑化する制御シ
ステムのメモリ装置の信頼性を上げるメモリ装置
のチエツク方式に関する。
近年、制御システムの巨大化、複雑化に伴な
い、プログラム内容のエラーがプラントその他に
多大な影響を及ぼしている。従つて、制御システ
ムをコントロールするプログラムのチエツクは非
常に重要なものとなつてくる。
い、プログラム内容のエラーがプラントその他に
多大な影響を及ぼしている。従つて、制御システ
ムをコントロールするプログラムのチエツクは非
常に重要なものとなつてくる。
ところで、従来、この種の制御システムに適用
するメモリ装置は、第1図に示すようにメモリ制
御部1にメインメモリ2とページメモリ3を接続
するとともに、これらのメモリ2,3にそれぞれ
プログラムブロツク2a,3a、チエツクサム2
b,3bおよびこれらのチエツクプログラム2
c,3cを持たせ、メモリ2,3はそれぞれ独立
して自己のプログラムブロツク2a,3aおよび
チエツクサム2b,3bをチエツクしている。
するメモリ装置は、第1図に示すようにメモリ制
御部1にメインメモリ2とページメモリ3を接続
するとともに、これらのメモリ2,3にそれぞれ
プログラムブロツク2a,3a、チエツクサム2
b,3bおよびこれらのチエツクプログラム2
c,3cを持たせ、メモリ2,3はそれぞれ独立
して自己のプログラムブロツク2a,3aおよび
チエツクサム2b,3bをチエツクしている。
而して、そのチエツク方式は、予めプログラム
ブロツク2a,3aのアドレス内容が正常である
場合に相当するデータをチエツクサム2b,3b
に記憶させ、チエツクプログラム2c,3cによ
りチエツクサム法を用いてチエツクを行なつてい
る。即ち、前者のチエツクサム法は、プログラム
ブロツク2a,3aのアドレスの内容を加算して
合計値を求め、この合計値とチエツクサム2b,
3bとを比較してプログラムブロツク2a,3a
のエラーの有無をチエツクするものである。
ブロツク2a,3aのアドレス内容が正常である
場合に相当するデータをチエツクサム2b,3b
に記憶させ、チエツクプログラム2c,3cによ
りチエツクサム法を用いてチエツクを行なつてい
る。即ち、前者のチエツクサム法は、プログラム
ブロツク2a,3aのアドレスの内容を加算して
合計値を求め、この合計値とチエツクサム2b,
3bとを比較してプログラムブロツク2a,3a
のエラーの有無をチエツクするものである。
しかし、このチエツク方式は、何れもメインメ
モリ2およびページメモリ3を独立にチエツクす
るとともに、プログラムブロツク2a,3aの内
容のみチエツクしているため、仮に、チエツクサ
ム2b,3bにエラーがあつてもエラー無しと判
定することがあり、或いはプログラムブロツク2
a,3aが正常でもエラー有りの判定をしてしま
うことがあり、メモリのチエツク方式としては不
十分なものであつた。
モリ2およびページメモリ3を独立にチエツクす
るとともに、プログラムブロツク2a,3aの内
容のみチエツクしているため、仮に、チエツクサ
ム2b,3bにエラーがあつてもエラー無しと判
定することがあり、或いはプログラムブロツク2
a,3aが正常でもエラー有りの判定をしてしま
うことがあり、メモリのチエツク方式としては不
十分なものであつた。
本発明は上記実情にかんがみてなされたもので
あつて、メインメモリおよびページメモリにそれ
ぞれ相互に一定の関係を持つ複数個のチエツクサ
ムを設けて、チエツクサムを含むプログラムブロ
ツクのチエツクを行なうようにし、これによりメ
モリ装置のチエツクを完全にし、巨大化、複数化
する制御システムのメモリ装置の信頼性を上げる
メモリ装置のチエツク方式を提供するものであ
る。
あつて、メインメモリおよびページメモリにそれ
ぞれ相互に一定の関係を持つ複数個のチエツクサ
ムを設けて、チエツクサムを含むプログラムブロ
ツクのチエツクを行なうようにし、これによりメ
モリ装置のチエツクを完全にし、巨大化、複数化
する制御システムのメモリ装置の信頼性を上げる
メモリ装置のチエツク方式を提供するものであ
る。
以下、図面を参照して本発明方式の実施例を説
明する。先ず、第2図は制御システムのメモリ装
置の概略図であり、各機能部を制御するメモリ制
御部10にメモリ11およびマイクロコンピユー
タ等12が接続されている。このメモリ11は第
3図のように本来のメインメモリ111と制御シ
ステムの巨大化、複雑化に対処するためのページ
メモリ112(拡張メモリ)を有し、これらは例
えば半導体メモリであるRAMやEP−ROMを用
いる。
明する。先ず、第2図は制御システムのメモリ装
置の概略図であり、各機能部を制御するメモリ制
御部10にメモリ11およびマイクロコンピユー
タ等12が接続されている。このメモリ11は第
3図のように本来のメインメモリ111と制御シ
ステムの巨大化、複雑化に対処するためのページ
メモリ112(拡張メモリ)を有し、これらは例
えば半導体メモリであるRAMやEP−ROMを用
いる。
さらに、メモリ111,112にはそれぞれプ
ログラムブロツク111d,112dを有し、ま
たプログラムブロツク111d、112d等の加
算が正常である場合に相当する相互に一定の関係
を持たせた複数のデータからなる複数個のチエツ
クサム111a―111b,112a―112b
およびチエツクプログラム111c,112c等
を持つている。
ログラムブロツク111d,112dを有し、ま
たプログラムブロツク111d、112d等の加
算が正常である場合に相当する相互に一定の関係
を持たせた複数のデータからなる複数個のチエツ
クサム111a―111b,112a―112b
およびチエツクプログラム111c,112c等
を持つている。
一方、マイクロコンピユータ12にはデバイス
コントロール13を介して入出力端末機器14が
接続されている。つまり、この入出力端末機器1
4としては、アナログ入出力機器やデイジタル入
出力機器を用いている。
コントロール13を介して入出力端末機器14が
接続されている。つまり、この入出力端末機器1
4としては、アナログ入出力機器やデイジタル入
出力機器を用いている。
而して、第2図のメモリ装置のチエツクは次の
ようにして行なう。先ず、制御システムの一連の
制御ループにおいてそのループの制御プログラム
を実行する前に前述したチエツクサム法を用いて
チエツクを行なう。
ようにして行なう。先ず、制御システムの一連の
制御ループにおいてそのループの制御プログラム
を実行する前に前述したチエツクサム法を用いて
チエツクを行なう。
例えばメインメモリ111の制御プログラムを
実行するにあたつて、その実行前に第4図のよう
にチエツクプログラム111eによつてチエツク
サム111a,111bを含むプログラムブロツ
ク111dのチエツクを行ない、続いてページメ
モリ112-1〜112-oについても同様にチエツ
クを行なう。この時、エラーが有ればアラーム等
によつてエラー表示を出すことにより、制御ルー
プへの悪影響を未然に回避するものである。
実行するにあたつて、その実行前に第4図のよう
にチエツクプログラム111eによつてチエツク
サム111a,111bを含むプログラムブロツ
ク111dのチエツクを行ない、続いてページメ
モリ112-1〜112-oについても同様にチエツ
クを行なう。この時、エラーが有ればアラーム等
によつてエラー表示を出すことにより、制御ルー
プへの悪影響を未然に回避するものである。
以上のチエツク動作を更に具体的に説明する。
先ず、メインメモリ111の最初のチエツクサ
ム111aの内容をA′、最後のチエツクサム1
11bの内容をAとすれば(第5図参照)、チエ
ツクサム法である積算方式によりA′=2Aとなる
ような関係を持たせる。
ム111aの内容をA′、最後のチエツクサム1
11bの内容をAとすれば(第5図参照)、チエ
ツクサム法である積算方式によりA′=2Aとなる
ような関係を持たせる。
このような関係を持たせた後、第6図のフロー
チヤートの順序でチエツクを行ない、何れの部分
にエラーがあるかを判定する。先ず、 (i) チエツクスタート信号により、チエツクサム
111aの内容とチエツクサム111bの内容
とを比較し、A′=2A(2倍)の関係にあるか
否かをチエツクプログラム111cによりチエ
ツクを行なう。ページメモリ112についても
同様にチエツクを行なう。
チヤートの順序でチエツクを行ない、何れの部分
にエラーがあるかを判定する。先ず、 (i) チエツクスタート信号により、チエツクサム
111aの内容とチエツクサム111bの内容
とを比較し、A′=2A(2倍)の関係にあるか
否かをチエツクプログラム111cによりチエ
ツクを行なう。ページメモリ112についても
同様にチエツクを行なう。
(ii) 次に、第5図に示すのチエツクを行なう。
即ち、メインメモリ111のプログラムブロツ
ク111d(チエツクサム111aと111b
を含まず)内の加算を行ない、この加算値とチ
エツクサム111bのデータAとをチエツクプ
ログラム111cにより比較してチエツクを行
なう。ページメモリ112についても同様に行
なう。
即ち、メインメモリ111のプログラムブロツ
ク111d(チエツクサム111aと111b
を含まず)内の加算を行ない、この加算値とチ
エツクサム111bのデータAとをチエツクプ
ログラム111cにより比較してチエツクを行
なう。ページメモリ112についても同様に行
なう。
(iii) さらに、プログラムブロツク111d内を加
算した値とチエツクサム111bのデータAと
を加算し、この加算した値とチエツクサム11
1aのデータA′とをチエツクプログラム11
1cにより比較してチエツクを行なう。ページ
メモリ112についても同様にチエツクを行な
う。
算した値とチエツクサム111bのデータAと
を加算し、この加算した値とチエツクサム11
1aのデータA′とをチエツクプログラム11
1cにより比較してチエツクを行なう。ページ
メモリ112についても同様にチエツクを行な
う。
以上のチエツクを第6図のフローチヤートに従
つて行なえば、同図に示すようにチエツクサム1
11a,111b、プログラムブロツク111d
およびページメモリ112のエラーの有無を判定
することができる。
つて行なえば、同図に示すようにチエツクサム1
11a,111b、プログラムブロツク111d
およびページメモリ112のエラーの有無を判定
することができる。
また、反対にページメモリ112から先に行な
い、次にメインメモリ111のチエツクを行なう
こともできる。
い、次にメインメモリ111のチエツクを行なう
こともできる。
以上のようにプログラムブロツク111d,1
12dは2重にチエツクし、またチエツクサム1
11a,111b,112a,112b自身をも
チエツクするので、メモリのエラーの有無を完全
に検出することができる。
12dは2重にチエツクし、またチエツクサム1
11a,111b,112a,112b自身をも
チエツクするので、メモリのエラーの有無を完全
に検出することができる。
また、実際に制御プログラムを実行している段
階であつても、マイクロコンピユータ12の遊ん
でいる時間を利用して、メインメモリ領域、各補
助メモリのブロツクごとにチエツクし、どのブロ
ツクでエラーが生じたかを検出する。
階であつても、マイクロコンピユータ12の遊ん
でいる時間を利用して、メインメモリ領域、各補
助メモリのブロツクごとにチエツクし、どのブロ
ツクでエラーが生じたかを検出する。
以上詳記したように本発明方式によれば、メモ
リに複数個のチエツクサムを設け、これらのチエ
ツクサムに一定の関係を持たせるとともに、プロ
グラムブロツクの内容を2重にチエツクし、かつ
各チエツクサムについてもチエツクするので、チ
エツクサム自身のエラーも確実にチエツクでき、
第6図の如き判定結果の信号は非常に正確なもの
である。また、制御プログラムを実行する前に、
各メモリのプログラムブロツクおよびチエツクサ
ムをチエツクするので、制御ループへの悪影響を
未然に回避することができる。また、補助メモリ
はメインメモリのチエツクを行なう一連の中で行
なうことにより、ページメモリのチエツクサムの
チエツクを行なうことができる。
リに複数個のチエツクサムを設け、これらのチエ
ツクサムに一定の関係を持たせるとともに、プロ
グラムブロツクの内容を2重にチエツクし、かつ
各チエツクサムについてもチエツクするので、チ
エツクサム自身のエラーも確実にチエツクでき、
第6図の如き判定結果の信号は非常に正確なもの
である。また、制御プログラムを実行する前に、
各メモリのプログラムブロツクおよびチエツクサ
ムをチエツクするので、制御ループへの悪影響を
未然に回避することができる。また、補助メモリ
はメインメモリのチエツクを行なう一連の中で行
なうことにより、ページメモリのチエツクサムの
チエツクを行なうことができる。
第1図は従来のメモリ装置の一部を示すブロツ
ク図、第2図は本発明方式を適用するメモリ装置
の一例を示すブロツク図、第3図は第2図に示す
メモリ状態を示す図、第4図はメインメモリとペ
ージメモリとのチエツク例を示す図、第5図はチ
エツク動作を説明する図、第6図はチエツクの順
序を説明するフローチヤートである。 10……メモリ制御部、11……メモリ、11
1……メインメモリ、111a,111b……チ
エツクサム、111e……チエツクプログラム、
111d……プログラムブロツク、112……ペ
ージメモリ、112a,112b……チエツクサ
ム、112c……チエツクプログラム、112d
……プログラムブロツク。
ク図、第2図は本発明方式を適用するメモリ装置
の一例を示すブロツク図、第3図は第2図に示す
メモリ状態を示す図、第4図はメインメモリとペ
ージメモリとのチエツク例を示す図、第5図はチ
エツク動作を説明する図、第6図はチエツクの順
序を説明するフローチヤートである。 10……メモリ制御部、11……メモリ、11
1……メインメモリ、111a,111b……チ
エツクサム、111e……チエツクプログラム、
111d……プログラムブロツク、112……ペ
ージメモリ、112a,112b……チエツクサ
ム、112c……チエツクプログラム、112d
……プログラムブロツク。
Claims (1)
- 1 メインメモリにページメモリを付加し、ペー
ジ切換え方法によりプログラムのメモリエリアを
拡張する制御システムのメモリ装置において、前
記各メモリそれぞれにチエツクプログラムおよび
プログラム内容によつて定まりかつ相互に一定関
係をもたせた複数のチエツクサムを設け、制御プ
ログラムの実行前又はマイクロコンピユータの空
き時間に、チエツクプログラムによりメモリ自身
の複数チエツクサム間の関係と、前記メモリにお
けるプログラムの実行内容と複数チエツクサムの
一方の内容との間の関係と、前記メモリにおける
一方のチエツクサムを含むプログラムの実行内容
と他方のチエツクサムの内容との間の関係とから
メモリにおけるチエツクサム或はプログラムのエ
ラー有無を検出することを特徴とするメモリ装置
のチエツク方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9837777A JPS5432232A (en) | 1977-08-17 | 1977-08-17 | Check system for memory unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9837777A JPS5432232A (en) | 1977-08-17 | 1977-08-17 | Check system for memory unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5432232A JPS5432232A (en) | 1979-03-09 |
JPS6156540B2 true JPS6156540B2 (ja) | 1986-12-03 |
Family
ID=14218175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9837777A Granted JPS5432232A (en) | 1977-08-17 | 1977-08-17 | Check system for memory unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5432232A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54117641A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Fanuc Ltd | Memory inspecting system |
JPS593796A (ja) * | 1982-06-29 | 1984-01-10 | Shinko Electric Co Ltd | メモリ内デ−タのチエツク方法 |
-
1977
- 1977-08-17 JP JP9837777A patent/JPS5432232A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5432232A (en) | 1979-03-09 |
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