JPS6156517A - Analog-to-digital converter - Google Patents
Analog-to-digital converterInfo
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- JPS6156517A JPS6156517A JP17743284A JP17743284A JPS6156517A JP S6156517 A JPS6156517 A JP S6156517A JP 17743284 A JP17743284 A JP 17743284A JP 17743284 A JP17743284 A JP 17743284A JP S6156517 A JPS6156517 A JP S6156517A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野Ｊ
本発明はＡＤ変換装置、特にアナログ量をディジタル量
に変換する回路におけるＡＩ）変換の変換周期に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention J] The present invention relates to an AD conversion device, particularly to a conversion cycle of AI conversion in a circuit that converts an analog quantity into a digital quantity.
［発明の技術的背景］
第４図は従来のＡＤ変換装置のブロック図であり、これ
によって以下に説明する。[Technical Background of the Invention] FIG. 4 is a block diagram of a conventional AD conversion device, which will be explained below.
アナログｍは交直変換回路２により交流ωから直流最に
変換されてＡＤ変換装置１の入力回路１１に入力される
。入力回路１１は抵抗とコンデンサとにより構成された
ＣＲフィルタであり、アナログ量に対応した出力電圧を
次段のマルチプレクサ１２に入力する。マルチプレクサ
１２にはｎ個のアナログ量が入力されている。この入力
のうち１個選択するのは、常時定周期で動作しているス
キャナー１４の出力を次段のデコーダ１３でデコードし
、デコードされた信号をマルチプレクサ１２に与える。The analog m is converted from AC ω to DC by the AC/DC conversion circuit 2 and is input to the input circuit 11 of the AD converter 1 . The input circuit 11 is a CR filter composed of a resistor and a capacitor, and inputs an output voltage corresponding to an analog quantity to a multiplexer 12 at the next stage. N analog quantities are input to the multiplexer 12. One of these inputs is selected by decoding the output of the scanner 14, which is always operating at regular intervals, by the decoder 13 at the next stage, and applying the decoded signal to the multiplexer 12.
マルチプレクサ１２はデコーダ１３からの信号により、
ｎ個の入力から１個のみの入力ゲートを開き、入力回路
１１からの出力電圧をＡＤ変換回路１５に入力する。Ａ
Ｄ変換のスタートはスキャナー１４からの信号により定
周期に動作している。The multiplexer 12 receives a signal from the decoder 13,
Only one input gate out of n inputs is opened, and the output voltage from the input circuit 11 is input to the AD conversion circuit 15. A
The start of the D conversion operates at regular intervals based on a signal from the scanner 14.
又、ＡＤ変換回路１５によりアナログがらディジタル値
に変換された変換値はバッファ１６にセーブされる。Further, a converted value converted from an analog value to a digital value by the AD conversion circuit 15 is saved in a buffer 16.
［背景技術の問題点１
上記構成を有する従来のＡＤ変換は、ｎ個の入力に対し
て一律に変換を行なっているので変換の１サイクル時間
は（入力ｎｘ′ｌ１ｙＡ周期）となり、入力信号の変化
速度が大きくなれば入力点数を減らすか、変換周期を短
くして追随せざるを得ない欠点を有している。[Problem 1 in the background art] The conventional AD conversion having the above configuration uniformly converts n inputs, so one cycle time of conversion is (input nx'l1yA cycle), and the input signal is If the rate of change increases, the disadvantage is that the number of input points must be reduced or the conversion cycle must be shortened to keep up.
［発明の目的］
本発明は上記問題点を解決するためになされたものであ
り、入力の変化速度に応じた変換周期を有するＡＤ変換
装置を提供１“ることを目的としている。[Object of the Invention] The present invention has been made in order to solve the above problems, and an object of the present invention is to provide an AD conversion device having a conversion period corresponding to the rate of change of input.
［発明の概要］
本発明では入力信号の変化速度に応じて入力を分割し、
変化速度の大きい入力信号については毎サイクル変換を
行ない、変化速度の小さい人力信号については分割した
変換を行なうものである。[Summary of the invention] The present invention divides the input according to the rate of change of the input signal,
Input signals with a high rate of change are converted every cycle, and input signals with a low rate of change are converted in divided units.
［発明の実施例］
以下図面を参照して実施例を説明する。第１図は本発明
によるＡＤ変換装置の一実施例の構成である。[Embodiments of the Invention] Examples will be described below with reference to the drawings. FIG. 1 shows the configuration of an embodiment of an AD conversion device according to the present invention.
図中の符号１２１．１３１．１４１以外は第４図に対応
している。スキ１！ナー１４は入力Ａ１〜ＡＦＬ−１、
ＡｒＬのｎ個の入力のスキャナーを一定周期で実行する
ためのｎ進カウンタである。デコーダ１３はスキャナー
１４からのパルス信号のカウント値をデコードして、そ
の結果をマルチプレクサ１２へ入力する。この時のデコ
ード結果が（ｎ−１）番目であると、マルチプレクサ１
２はＡ ｒｂ−１番目の入力に該当するゲートを開く。Components other than numerals 121, 131, and 141 in the figure correspond to those in FIG. Like 1! ner 14 has inputs A1 to AFL-1,
This is an n-ary counter for scanning n inputs of ArL at regular intervals. The decoder 13 decodes the count value of the pulse signal from the scanner 14 and inputs the result to the multiplexer 12. If the decoding result at this time is the (n-1)th one, multiplexer 1
2 opens the gate corresponding to the Arb-1st input.
又、ｎ番目の時はマルチプレクサ１２はΔル番目のゲー
トを開く。この時の入力はデコーダ１３からの信号を受
けてスキャナー１４１が動作する。スキャナー１４１は
１〜量をカウントするｍ進カウンタである。スキャナー
１４１の信号をデコーダ１３１でデコードしてＡｎに該
当するマルチプレクサ１２のゲートが開いた時には、８
１〜ＢａのＢｔ番目に該当するマルチプレクサ１２１の
ゲートが聞くので、ＡＤ変換回路への入力はＡｎ−Ｂｔ
、どなる。 第２図に全入力点数＝ （ｎ−１）÷１個
のＡＤ変換のタイムチャートを示す。スキャナー１４は
ｎ進カウンタで１〜ｎのカウントを常時行なう。この信
号をデコーダ１３が受けてデコード結果（１，２、・・
・ｎ−１，ｎ ＞をマルチプレクサ１２へ入力する。Also, at the n-th time, the multiplexer 12 opens the ΔR-th gate. At this time, the scanner 141 operates upon receiving a signal from the decoder 13. The scanner 141 is an m-ary counter that counts from 1 to an amount. When the signal from the scanner 141 is decoded by the decoder 131 and the gate of the multiplexer 12 corresponding to An is opened, 8
Since the gate of the multiplexer 121 corresponding to the Btth number of 1 to Ba is heard, the input to the AD conversion circuit is An-Bt.
,bawl. FIG. 2 shows a time chart of AD conversion where total number of input points=(n-1)÷1. The scanner 14 always counts from 1 to n using an n-ary counter. The decoder 13 receives this signal and the decoding result (1, 2,...
- Input n-1,n> to the multiplexer 12.
マルチプレクサ１２はデコード信号によりゲートを１〜
ｎの順番に開き、その時の入力信号をＡＤ変換人力Ａ１
〜ＡｎとしてＡＤ変換回路１５に入力する。デコード結
果がｎの時には、この信号をマルチプレクサ１２の他に
スキャナー１４１に入力する。The multiplexer 12 switches the gates from 1 to 1 according to the decoded signal.
Open in the order of n, and convert the input signal at that time to AD conversion manually A1
~An is input to the AD conversion circuit 15. When the decoding result is n, this signal is input to the scanner 141 in addition to the multiplexer 12.
スキャナー１４１は、この信号により トＩをカウント
するｍ進カウンタであり、このカウント値をデコーダ１
３１へ入力する。デコーダ１３１はデコーダ１３と同じ
動作、即ら、１〜ｍのデコードを行なう。デコードされ
た信号はマルチプレクサ１２１に入力され、デコード信
号＝もであれば、マルチプレクサ１２１はＬ番目のゲー
トを開き、入力信号Ｂｔをマルチプレクサ１２を通して
ＡＤ変換回路１５へ入力する。The scanner 141 is an m-ary counter that counts tI based on this signal, and this count value is sent to the decoder 1.
31. Decoder 131 performs the same operation as decoder 13, ie, decodes 1 to m. The decoded signal is input to the multiplexer 121, and if the decoded signal=also, the multiplexer 121 opens the L-th gate and inputs the input signal Bt to the AD conversion circuit 15 through the multiplexer 12.
即ち、ＡＤ変換回路への入力は、
Ａ１〜ＡｒＬ−１、Ｂ１、Ａ１〜Ａｎ−１、Ｂ２・・・
・・・Ａ、〜Ａよ１．１３ｍ 、Ａ１− のようになる
。That is, the inputs to the AD conversion circuit are A1 to ArL-1, B1, A1 to An-1, B2...
...A, ~A yo 1.13m, A1-.
スキャナー１４の周期＝Ｔｓとすると、入力信号Ａ、〜
ＡｒＬ−１に対してのＡＤ変換周期Ｔ＋＝Ｔｓｘ ｎ（
ｓｅｃ）となる。入力信号８１〜Ｆ３ｍ対してのＡＤ変
挽周期Ｔｚ ＝ （Ｔｓ ｘ ｎ） ｘ ｍ（ｓｅｃ）
となる。If the period of the scanner 14 = Ts, then the input signals A, ~
AD conversion period T+=Tsx n(
sec). AD variation period Tz for input signal 81 to F3m = (Ts x n) x m (sec)
becomes.
即ち、入力信号の変化速度が大きい信号Ａ１−八よ、に
対してはＴ１の周期で、小さい信号８１〜１３ｍに対し
てはＴ２の周期で行なえることとなる。That is, it can be performed in a period of T1 for the signals A1-8, which have a large rate of change of the input signal, and in a period of T2 for the signals 81-13m, which have a small rate of change.
第３図は他の実施例である。図中の符号１１以外は第１
図と同一である。入力信号８１〜Ｂｍに、ＡＤ変換器の
変換精度をチェックするための目的で基準電圧発生回路
１７の信号を割付けた回路である。即ち、短周期で外部
からの入力信号Ａ１〜ＡＡ−１の変換を行ない、ＡＤ変
換器の精度をチェックする周期は入力信号Ａ１〜八ル１
と同じ周期で変換せず、比較的長周期で行なう実施例で
ある。FIG. 3 shows another embodiment. Items other than numeral 11 in the figure are the first
Same as figure. This is a circuit in which a signal from the reference voltage generation circuit 17 is assigned to the input signals 81 to Bm for the purpose of checking the conversion accuracy of the AD converter. That is, the input signals A1 to AA-1 from the outside are converted in short cycles, and the period for checking the accuracy of the AD converter is the input signals A1 to AA-1.
This is an embodiment in which the conversion is not performed at the same period as , but is performed at a relatively long period.
基準電圧発生回路１７はＡＤ変換器の精度をチェックす
る目的で、例えば０％、±１０％・・・、± １００％
の電圧を出力する回路である。The reference voltage generation circuit 17 is used to check the accuracy of the AD converter, for example, 0%, ±10%..., ±100%.
This is a circuit that outputs a voltage of .
［発明の効果］
以上説明した如く、本発明によれば複数の入力に対して
一律にＡＤ変換を行なわないので、入力数が増加しても
一人力毎のＡＤ変換周期を短くすることなく、入力の変
化速度に対応したＡＤ変換が行なえるＡＤ変換装置を提
供できる。[Effects of the Invention] As explained above, according to the present invention, AD conversion is not uniformly performed for multiple inputs, so even if the number of inputs increases, the AD conversion cycle for each person can be maintained without shortening. It is possible to provide an AD conversion device that can perform AD conversion corresponding to the rate of change of input.
第１図は本発明によるＡＤ変換装置の一実施例構成図、
第２図は動作説明のタイムチャート、第３図は本発明に
よる他の実施例図、第４図は従来のＡＤ変換装置のブロ
ック図である。
１・・・・・・ＡＤ変換装置 ２・・・・・・交直
変換回路１１・・・・・・入力回路 １２・・
・・・・マルチプレクサ１３・・・・・・デコーダ
１４・・・・・・スキシナ−１５・・・・・・Ａ
Ｄ変換回路 １６・・・・・・バッファ１７・・・
・・・基準電圧発生回路 １２１・・・マルチプレクサ
１３１・・・デコーダ １４１・・・スキャナ
ー（７３１７）代理人 弁理士 則近憲佑（他１名）
第４図FIG. 1 is a configuration diagram of an embodiment of an AD conversion device according to the present invention,
FIG. 2 is a time chart for explaining the operation, FIG. 3 is a diagram of another embodiment according to the present invention, and FIG. 4 is a block diagram of a conventional AD converter. 1... AD conversion device 2... AC/DC conversion circuit 11... Input circuit 12...
...Multiplexer 13 ...Decoder
14...Sukishina-15...A
D conversion circuit 16...Buffer 17...
... Reference voltage generation circuit 121 ... Multiplexer 131 ... Decoder 141 ... Scanner (7317) Agent Patent attorney Kensuke Norichika (1 other person) Figure 4
Claims (1)
Ｄ変換装置において、変化速度の大きい入力信号と小さ
い入力信号とに応じて変換周期を変えることを特徴とす
るＡＤ変換装置。A that detects multiple analog quantities and converts them into digital quantities
An AD converter characterized in that the conversion period is changed depending on an input signal having a high rate of change or an input signal having a low rate of change.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17743284A JPS6156517A (en) | 1984-08-28 | 1984-08-28 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17743284A JPS6156517A (en) | 1984-08-28 | 1984-08-28 | Analog-to-digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156517A true JPS6156517A (en) | 1986-03-22 |
Family
ID=16030836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17743284A Pending JPS6156517A (en) | 1984-08-28 | 1984-08-28 | Analog-to-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156517A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185225A (en) * | 1987-01-28 | 1988-07-30 | Yokogawa Electric Corp | Waveform storage device |
| JPS6430329A (en) * | 1987-07-27 | 1989-02-01 | Mitsubishi Electric Corp | A/d converting unit |
| JPH0266034U (en) * | 1988-11-09 | 1990-05-18 | ||
| JPH02158217A (en) * | 1988-12-12 | 1990-06-18 | Iwatsu Electric Co Ltd | Method of processing multi-channel signal |
| JP2008301456A (en) * | 2007-06-04 | 2008-12-11 | Yamaha Motor Electronics Co Ltd | A/d conversion apparatus |
-
1984
- 1984-08-28 JP JP17743284A patent/JPS6156517A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0616589B2 (en) * | 1987-07-27 | 1994-03-02 | 三菱電機株式会社 | A / D conversion unit |
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