JPS6155936A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To effect the analysis of operation failure at sample production rapidly, accurately and easily by bringing the comb-form metal patterns which are exposed on the uppermost layer part of the element in close approach to each other and energizing with pressure-touching said close approach part from the outside of the element with a probe. CONSTITUTION:The comb-form metal patterns 12a and 13a are the wiring connected with a metal pattern 11a. If the metal patterns 11a-13a are designed at a time of designing masks and are incorporated in the position of a switch 6, a capacitor C can be added in point (d) easily by energizing with pressure-touching the metal pattern with a probe when analyzing failures of IC to deform the metal pattern. Consequently, because there is no need of making a mask newly, days for development and cost for fabrication of masks can be saved and the accurate and rapid analysis of operation failure is possible.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路に関し、特にその金属配線パタ
ーンを改良した半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit whose metal wiring pattern is improved.

（従来の技術） 従来、半導体集積回路（以下、ＩＣという。）の試作時
の設計動作検証において、動作≠ａｌ不良が発生した場
合、ＩＣの素子の外部から例えば、第２図に示すように
、インバータ出力線（素子上層部の金属配＃Ｊ）ｄに探
針１を圧接触させ、例えば図示のように、コンデンサ０
１　　などの適切な受動素子を外部から付加するか、あ
るいはＩＣ（Ｄ素子内部にあらかじめ第３図に示すよう
に半導体コンデンサＣ２などの受動素子を用意するなど
して動作不良解析を行っていた。なお、第２図において
、　２．　３ｔ−！コンデンサＣ１の端子である。又。(Prior Art) Conventionally, when an operation≠al failure occurs during design operation verification during prototyping of a semiconductor integrated circuit (hereinafter referred to as an IC), an external device of the IC, for example, as shown in FIG. , bring the probe 1 into pressure contact with the inverter output line (metal wiring #J on the upper layer of the element) d, and connect the capacitor 0 as shown in the figure.
1, or by preparing a passive element such as a semiconductor capacitor C2 inside the IC (D element) in advance, as shown in FIG. 3, to analyze malfunctions. In addition, in Fig. 2, 2. 3t-! is the terminal of the capacitor C1.

第３図はｐ　拡散層とポリシリコンからなる半導体コン
デンサであり、ポリシリコン間１！３４を探針の圧接触
部とする。FIG. 3 shows a semiconductor capacitor made of a p-diffusion layer and polysilicon, with the polysilicon gap 1!34 serving as the pressure contact portion of the probe.

ここで、従来マスク設計時に失敗しやすい、スタティッ
クトランスファ保持回路のデータＯ筒抜けと、その動作
不良解析について述べる。Here, we will discuss the failure of data in the static transfer holding circuit, which tends to fail during conventional mask design, and analysis of its malfunction.

第４図に示すスタティックトランスファ保持回路で、マ
スク設計時に設計ミスをして、第５図（ｂ）の様にＱ、
Ｑのクロック信号が重なる区間５が出来てしまうと、入
力データが出力端に直接出力される筒抜は状態が発生す
る。なお、第５図（ａ）は筒抜は状態が発生していない
ときのタイムチャートである。このような場合、Ｑのり
ｄツク信号とＱのクロック信号の間隔を広く取り信号の
重なりを無（せば良い。その方法として、クロック信号
Ｑ。In the static transfer holding circuit shown in Fig. 4, a design error was made when designing the mask, resulting in Q, as shown in Fig. 5(b).
If a section 5 is created where the Q clock signals overlap, a situation will occur in the case where the input data is directly output to the output end. Note that FIG. 5(a) is a time chart when no tube removal condition occurs. In such a case, it is sufficient to widen the interval between the Q clock signal and the Q clock signal to eliminate signal overlap.

Ｑを発生する第６図のＲ−８フリツプの出力Ｑｔ−ある
手段で遅延出来れば、クロック信号Ｑ、　　Ｑの重なり
を無くすことが可能でおる。If the output Qt of the R-8 flip shown in FIG. 6 which generates Q can be delayed by some means, it is possible to eliminate the overlap between the clock signals Q and Q.

その一手段として、第６図の様にコンデンサＣ３ｔ−ｄ
点にスイッチ６により接続しＱの遅延を行う事により、
第７図（ｂ）に示すＱ、　　Ｑの間隔８が広がる。（第
７図（ａ）［第６図において、コンデンサＣ２を挿入す
る前のタイムチャート、第７■ｃｂ）ｒｘコンデンサＣ
３ｔ−挿入後のタイムチャートである。）第６図７の様
にコンデンサＣ３をｄ点に接続するには、従来第３図に
示すとおりマスクパターンをマスク設計時に設計してお
き、動作不良が発生した場合にのみ、ポリシリコン間隙
４を接続してコンデンサＣ３を第６図のｄ点に接続し、
不良解析を行う。As a means of achieving this, as shown in Fig. 6, capacitor C3t-d
By connecting to the point with switch 6 and delaying Q,
The interval 8 between Q and Q shown in FIG. 7(b) widens. (Figure 7(a) [Time chart before inserting capacitor C2 in Figure 6, 7■cb) rx capacitor C
It is a time chart after 3t-insertion. ) In order to connect the capacitor C3 to point d as shown in FIG. 6, the mask pattern is conventionally designed at the time of mask design as shown in FIG. and connect capacitor C3 to point d in Figure 6.
Perform failure analysis.

しかし、この方法では、マスクを新たに作り替える必要
があり、開発日数、マスク製作費の浪費となるという欠
点がある。更に、第２図に示す針車て方法で不良解析全
行えば、全屈配線上に常に探針１ｔ−同一圧力で接触さ
せておく必要があり、微振動が発生した場合に常に探針
１金同−圧力で接触させておく事が困難である。又、第
２図に示すコンデンサＣ１を接続したとき、端子２は探
針１へ、端子３はグランド（ＧＮＤ）にそれぞれ接続さ
れるのであるが、通常針車て装置はグランドレベルにあ
るために、余分な浮遊容量が探針１とＩＣの素子との間
に付加されてしまって、希望する容量値を付加すること
が不可能で８９、正確かつ、迅速な動作不良解析が行え
ないという欠点がわる。However, this method has the disadvantage that it is necessary to make a new mask, which wastes development days and mask production costs. Furthermore, if all failure analysis is performed using the needle wheel method shown in Fig. 2, it is necessary to always keep the probe 1t in contact with the fully bent wiring with the same pressure, and when slight vibrations occur, the probe 1 must always be in contact with the wire. It is difficult to keep gold in contact with the same pressure. Also, when capacitor C1 shown in Figure 2 is connected, terminal 2 is connected to probe 1 and terminal 3 is connected to ground (GND), but since the needle wheel is normally at ground level, , because extra stray capacitance is added between the probe 1 and the IC element, it is impossible to add the desired capacitance value89, and an accurate and quick malfunction analysis cannot be performed. Gwaru.

（発明の目的） 本発明の目的は、上記欠点を除去し、少ない費用、迅速
かつ正確、容易に半導体集撰回路試作時ＶＣ訃ける動作
不良解析を行うことを可能とする半導体集積回路を提供
することにある。(Object of the Invention) An object of the present invention is to provide a semiconductor integrated circuit that eliminates the above-mentioned drawbacks and enables quick, accurate, and easy analysis of malfunctions caused by VC failure during prototyping of semiconductor integrated circuits. It's about doing.

（発明の構成） 本発明の半導体集積回路は、外部からの探針の圧接触に
より短絡可能に相対し近接して配置された二つのくし形
のメタルパターンを有する金属配線を含むことから構成
される。(Structure of the Invention) The semiconductor integrated circuit of the present invention includes metal wiring having two comb-shaped metal patterns arranged in close proximity to each other so as to be short-circuited by pressure contact of a probe from the outside. Ru.

（作用） 本発明の特徴は、上記構成に示すように、半導体集積回
路において、素子最上層部に露出しているくし形の金属
配線パターン同士金工いに接近させこの接近部ｔ−素子
外部から探針により圧接触し、導通させて一種のスイッ
チ作用を行えるようにしたことにある。(Function) As shown in the above configuration, the feature of the present invention is that in a semiconductor integrated circuit, the comb-shaped metal wiring patterns exposed on the top layer of the element are brought close to each other in a metal working manner, and this approaching portion is viewed from the outside of the element. The reason is that it is possible to perform a kind of switch action by making pressure contact with the probe and making it conductive.

（実施例） 以下、本発明の実施例について図面を参照して説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図（ａ）、申）及び（Ｃ）はそれぞれ本発明の第１
゜第２及び第３の実施例の要部を示す配線パターン図で
、くし形のメタルパターン部分を示す。同図にオイて、
ｌ　ｌ　ａ、　　１　ｌ　ｂ、　　１１　ｃｔｌそれぞ
れくし形のメタルパターンで、１２ａ、１２ｂ、１２Ｇ
及び１３　ｇ、　　１３　ｂ、　　ｌ　３　ｃはそれぞ
れメタルパターン１１　ａ、　　ｌ　ｌ　ｂ、　　１１
　ｃＫ接続する配線である。FIGS. 1(a), 1) and 1(C) are the first embodiments of the present invention, respectively.
゜A wiring pattern diagram showing the main parts of the second and third embodiments, showing a comb-shaped metal pattern portion. In the same figure,
l l a, 1 l b, 11 ctl each with comb-shaped metal patterns, 12 a, 12 b, 12 G
and 13 g, 13 b, l 3 c are metal patterns 11 a, l l b, 11, respectively.
This is the wiring for connecting cK.

すなわち、これらの実施例においてｒｉ％まず第１　図
（ａ）、　（ｂ）、　（ｃ）に示したメタルパターンを
マスク設計時に設計しておき、第６ｒＩ！Ｊのスイッチ
６の位置に組み込んでおけば、ＩＣの不良解析時に、こ
のメタルパターンを探針により圧接触しメタルパターン
を変形して導通させる事により、第６囚のｄ点にコンデ
ンサＣ−ｉ容易に付加することが出来、上記の二つの従
来例と比較して、マスクを新たに作り替えることがない
ので、開発日数、マスク製作費用を節約出来、また正確
で迅速な動作不良解析を行う事が可能である。That is, in these examples, the metal patterns shown in FIGS. If it is installed in the position of switch 6 of J, when analyzing the IC failure, this metal pattern is pressed into contact with the probe and the metal pattern is deformed to make it conductive. It can be easily added, and compared to the two conventional examples mentioned above, there is no need to create a new mask, so development days and mask production costs can be saved, and accurate and quick malfunction analysis can be performed. is possible.

更に、不良解析を行り几結果、第６ｕｄ点に付は比容量
を実際に付けてもかまわない場合、マスク改版時に第６
図のスイッチ６のメタルパターンを導通するよう設計す
れば、マスク１枚で簡単に修正が可能である。Furthermore, if it is acceptable to actually add specific capacitance to the 6th ud point after performing failure analysis, the 6th ud point should be added at the time of mask revision.
If the metal pattern of the switch 6 shown in the figure is designed to be conductive, it can be easily corrected using a single mask.

（発明の効果） 以上、詳細説明したとおり、本発明の半導体集積回路は
素子最上層部に露出しているくし形のメタルパターン同
士を互いに接近させ、この接近部を素子外部から探針で
圧接触し、導通させ、いわゆるスイッチ作用を持つよう
に溝底されているので、動作不良解析を行うだめの受動
素子をこのスイッチをオンとすることで集績回路に新た
ＶＣ挿入出来、Ｆ・用、時間のパ駄會無くして、正確な
不良解析が行なえるという効果がある。(Effects of the Invention) As described in detail above, in the semiconductor integrated circuit of the present invention, the comb-shaped metal patterns exposed on the top layer of the device are brought close to each other, and this close portion is pressed with a probe from outside the device. The bottom of the groove is so that it contacts and conducts, and has a so-called switch action, so by turning on this switch, a new VC can be inserted into the collecting circuit, and the passive element that is intended for malfunction analysis can be inserted into the collecting circuit. This has the advantage that accurate failure analysis can be performed without wasting time.

【図面の簡単な説明】[Brief explanation of drawings]

第１図１（ａ）、　（ｂ）及び（Ｃ）はそれぞれ本発明
の第１゜第２及び纂３の莢施例のくし形のメタルパター
ン部分を示す配想パターン図、第２図セ探針による素子
の不良解析方法の説明図、第３図は半導体コンデンサの
パターン図、第４図は従来例のスタティックトランスフ
ァ保持回路を示す回路図、第５図（ａ）、　Ｃｂ）’ｄ
そのタイムチャート、第６図は従来例のＲ，−８フリッ
プ７０ツブ回路を示す回路図、第７１！ｍ（ａ）、　（
ｂ）はそのタイムチャートである。 １１ａ、ｌｌｂ、ｌｌｃ・・・・・・くし形のメタルパ
ターン、１２ａ、１２ｂ、１２ｃ、１３ａ、１３ｂ。 ＜　　　　　　　　１ 一一−−−ノー− 二　　　　　　　、　　−１。 １恩へ Ｃ□・１．Ｓ、　　　招３■ 豪４−＠ 事！侶1(a), 1(b) and 1(C) are conceptual pattern diagrams showing the comb-shaped metal pattern portions of the first, second and third case embodiments of the present invention, respectively, and FIG. An explanatory diagram of a method for analyzing device failure using a probe, Figure 3 is a pattern diagram of a semiconductor capacitor, Figure 4 is a circuit diagram showing a conventional static transfer holding circuit, Figures 5 (a), Cb)'d
The time chart, FIG. 6, is a circuit diagram showing a conventional R, -8 flip 70 tube circuit, No. 71! m(a), (
b) is the time chart. 11a, llb, llc...Comb-shaped metal patterns, 12a, 12b, 12c, 13a, 13b. < 1 11---No 2, -1. To 1 favor C□・1. S, Invitation 3■ Australia 4-@ thing! companion

Claims (1)

【特許請求の範囲】[Claims] 外部からの探針の圧接触により短絡可能に相対し近接し
て配置された二つのくし形のメタルパターンを有する金
属配線を含むことを特徴とする半導体集積回路。What is claimed is: 1. A semiconductor integrated circuit comprising metal wiring having two comb-shaped metal patterns arranged adjacent to each other so as to be short-circuited by pressure contact of a probe from the outside.