JPS615576A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS615576A JPS615576A JP12512984A JP12512984A JPS615576A JP S615576 A JPS615576 A JP S615576A JP 12512984 A JP12512984 A JP 12512984A JP 12512984 A JP12512984 A JP 12512984A JP S615576 A JPS615576 A JP S615576A
- Authority
- JP
- Japan
- Prior art keywords
- deposited
- electrode
- source
- layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000011109 contamination Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 4
- 239000011521 glass Substances 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 239000000203 mixture Substances 0.000 abstract description 2
- 238000001259 photo etching Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 3
- 229910005091 Si3N Inorganic materials 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- BLBNEWYCYZMDEK-UHFFFAOYSA-N $l^{1}-indiganyloxyindium Chemical compound [In]O[In] BLBNEWYCYZMDEK-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は薄膜トランジスタの構造に係り一特に液晶ディ
スプレー用のスイッチング薄膜トランジスタに好適な構
造に関する。
スプレー用のスイッチング薄膜トランジスタに好適な構
造に関する。
従来の薄膜トランジスタは、第１図に示すごとく、ソー
ス６およびドレイン６′電極が金属であるため別に透明
電極パターン５を必要とすると同時に、遮光膜８をさら
に別に形成することが必要であった。したがって、その
製造工程が複雑となり、価格の上昇もさけられなかった
。ここで同図の１は基板、２はゲート電極、３はゲート
絶縁膜、４は非晶質水素化シリコン（ａ−８ｉ：Ｈ）膜
、７は絶縁膜である。
ス６およびドレイン６′電極が金属であるため別に透明
電極パターン５を必要とすると同時に、遮光膜８をさら
に別に形成することが必要であった。したがって、その
製造工程が複雑となり、価格の上昇もさけられなかった
。ここで同図の１は基板、２はゲート電極、３はゲート
絶縁膜、４は非晶質水素化シリコン（ａ−８ｉ：Ｈ）膜
、７は絶縁膜である。
また、第２図に示すごとくソース、ドレイン電極をゲー
トに対して自己整合的に形成しようとする場合、金属膜
は光を透過しないため、ａ−８ｉ：Ｈ４上に、ポジ形の
レジスト９を塗布しく第２図ａ）、ゲートパターンと同
じパターンを残すように基板の背面から露光し、現像す
る（同図ｂ）。
トに対して自己整合的に形成しようとする場合、金属膜
は光を透過しないため、ａ−８ｉ：Ｈ４上に、ポジ形の
レジスト９を塗布しく第２図ａ）、ゲートパターンと同
じパターンを残すように基板の背面から露光し、現像す
る（同図ｂ）。
その上に金属膜１２を堆積した後（同図Ｃ）リフトオフ
法によりパターン化する（同図ｄ）。しがし、この際、
ホトレジストパターン９上に金属膜１２を堆積するため
、金属膜１２とａ−８ｉ：Ｈ膜４との界面部の汚染はさ
けられないという欠点があった。
法によりパターン化する（同図ｄ）。しがし、この際、
ホトレジストパターン９上に金属膜１２を堆積するため
、金属膜１２とａ−８ｉ：Ｈ膜４との界面部の汚染はさ
けられないという欠点があった。
本発明の目的は、製作方法の簡単な薄膜トランジスタを
提供することにある。
提供することにある。
ソースとドレイン両電極に透明電極を使用すれば、液晶
の対向電極となる透明電極パターンと同時に形成でき、
工程数を低減できると同時に、′ａ−８ｉ ：、Ｉｊ上
に透明電極を堆積した後、セルファライン法によって透
明電極をパターン化することが可能となるためａ−８ｔ
：Ｈと電極界面の汚染という従来の問題点を完全に解消
できる。
の対向電極となる透明電極パターンと同時に形成でき、
工程数を低減できると同時に、′ａ−８ｉ ：、Ｉｊ上
に透明電極を堆積した後、セルファライン法によって透
明電極をパターン化することが可能となるためａ−８ｔ
：Ｈと電極界面の汚染という従来の問題点を完全に解消
できる。
実施例１
以下、本発明の一実施例を第３図により説明する。透光
性ガラス基板１上にＴａをスパッタ法で□堆積し、これ
をゲート電極２とするようにＣＦ４と０２の産金ガスで
プラズマエッチする。その後、５ｉ３Ｎ４３−と非晶質
水素化シリコン４をプラズマＣＶＤ法で堆積した。それ
ぞれの厚さは３０００人。
性ガラス基板１上にＴａをスパッタ法で□堆積し、これ
をゲート電極２とするようにＣＦ４と０２の産金ガスで
プラズマエッチする。その後、５ｉ３Ｎ４３−と非晶質
水素化シリコン４をプラズマＣＶＤ法で堆積した。それ
ぞれの厚さは３０００人。
２０００人である。さらに、Ｐを約１％ドープした＝−
８ｔ：Ｈのｎ層１１を３００人堆積した後、Ｃ，Ｆ４に
よりプラズマエッチした。その後、Ｉｎ２Ｏ，とＳｎ０
２の混合物５（ＩＴＯ）をスパッタ法により堆積した。
８ｔ：Ｈのｎ層１１を３００人堆積した後、Ｃ，Ｆ４に
よりプラズマエッチした。その後、Ｉｎ２Ｏ，とＳｎ０
２の混合物５（ＩＴＯ）をスパッタ法により堆積した。
その膜厚は５００人とした。
その後、通常のホトエッチ法により、ＩＴＯをソース６
ならびにドレイン６′電極ならびに液晶用電極（図示せ
ず）とする如くパターン化した。エツチング液にはＨＣ
Ω５０％水溶液を使用した。
ならびにドレイン６′電極ならびに液晶用電極（図示せ
ず）とする如くパターン化した。エツチング液にはＨＣ
Ω５０％水溶液を使用した。
その後ＣＦ４プラズマによりａ−８’ｉ：Ｈのｎ層のみ
をエツチングした。さらに、Ｓｉ３Ｎ＜７をプ、 ラズ
マＣＶＤ法により厚さ２μｍに堆積し、これをやはりＣ
Ｆ、によるプラズマエッチ法により加工しソース電極上
に穴あけした後、ＡｆｌｌＯを厚さ２μｍに蒸着法によ
り堆積した。さらに、これをＨ３ＰＯ４ＨＮＯ，：Ｈ２
０（６： ２ ： １）水溶液によリエツチングし、遮
光膜兼ソース電極配線パターンとして形成した。
をエツチングした。さらに、Ｓｉ３Ｎ＜７をプ、 ラズ
マＣＶＤ法により厚さ２μｍに堆積し、これをやはりＣ
Ｆ、によるプラズマエッチ法により加工しソース電極上
に穴あけした後、ＡｆｌｌＯを厚さ２μｍに蒸着法によ
り堆積した。さらに、これをＨ３ＰＯ４ＨＮＯ，：Ｈ２
０（６： ２ ： １）水溶液によリエツチングし、遮
光膜兼ソース電極配線パターンとして形成した。
ここで、Ｓｉ３Ｎ、膜７は、ゲートとソースの配線が交
叉する点での２層配線用層間絶縁膜となると同時に、遮
光膜１０とａ−８ｔ：Ｈ４とを絶縁する機能を合わせも
つ。
叉する点での２層配線用層間絶縁膜となると同時に、遮
光膜１０とａ−８ｔ：Ｈ４とを絶縁する機能を合わせも
つ。
実施例２
前記実施例ｉにおパ１・°−８”“０膜４の厚
（さを１０００人とし、ＩＴ○膜５堆積後、ＩＴＯ
膜５１の）鑓−ン化をセルファライン法により行なった
。
（さを１０００人とし、ＩＴ○膜５堆積後、ＩＴＯ
膜５１の）鑓−ン化をセルファライン法により行なった
。
すなわち、第４図に示すごと＜ＩＴＯ膜５上にネガ形の
ホトレジスト１１を塗布しく同図ａ）、基板の裏面より
露光現像することにより、（同図ｂ）、ゲートパターン
に自己整合的にソースとドレイン・ 電極を形成した（
同図Ｃ）。その後ホトレジストを除去した（同図ｄ）。
ホトレジスト１１を塗布しく同図ａ）、基板の裏面より
露光現像することにより、（同図ｂ）、ゲートパターン
に自己整合的にソースとドレイン・ 電極を形成した（
同図Ｃ）。その後ホトレジストを除去した（同図ｄ）。
・この方法では、金属膜をソース・
ドレイン電極とする自己整合方式に比較し、電極形成膜
を堆積してからエツチングが行なわれるため、素”子表
面の汚染が少なく良好な特性が得られる。
ドレイン電極とする自己整合方式に比較し、電極形成膜
を堆積してからエツチングが行なわれるため、素”子表
面の汚染が少なく良好な特性が得られる。
本発明によれば、遮光膜と配線導体を同一のプロセスで
形成できるため製作工程を簡易化でき、コスト低減が可
能である。また、透明電極をソース・ドレイン電極とし
て使用することにより、セルフアラインメントプロセス
も単純化され、ソース・ドレイン、電極と半導体界面の
汚染が発生しなくなるため、素子の製作歩留を大幅に向
上するこ゛とができる。
形成できるため製作工程を簡易化でき、コスト低減が可
能である。また、透明電極をソース・ドレイン電極とし
て使用することにより、セルフアラインメントプロセス
も単純化され、ソース・ドレイン、電極と半導体界面の
汚染が発生しなくなるため、素子の製作歩留を大幅に向
上するこ゛とができる。
なお、第３図では、ソース電極配線１０をゲート上部ま
で連続した形で、すなわち、配線と遮光膜を一体化した
形で、形成しであるが、ソース電極配線と遮光部を切り
離してそれぞれ独立したパターンとして形成することも
可能であることは言うまでもない。
で連続した形で、すなわち、配線と遮光膜を一体化した
形で、形成しであるが、ソース電極配線と遮光部を切り
離してそれぞれ独立したパターンとして形成することも
可能であることは言うまでもない。
第１図は従来め薄膜トランジスタの構造を示す断面図、
第２図番兼従来のセルフアラインメントプロセスを示す
説明図、第３図は本発明の一実施例による薄膜トランジ
スタの構造を示す断面図、第４図は本発明による構造を
製作するためのセルフアラインメントプロセスを示す説
明図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・非晶質水素化シリコン膜、５・・
・透明電極、６・・・ソース電極、６′・・・ドレイン
電極、７・・・絶縁膜、８・・・遮光膜、９・・・ポジ
形ホトレジスト、１１・・・ネガ形ホトレジスト、１１
・・・ｎ形非晶質水第１図 ■３図 第 ４ 図 （′Ｌ）（ツノ
第２図番兼従来のセルフアラインメントプロセスを示す
説明図、第３図は本発明の一実施例による薄膜トランジ
スタの構造を示す断面図、第４図は本発明による構造を
製作するためのセルフアラインメントプロセスを示す説
明図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・非晶質水素化シリコン膜、５・・
・透明電極、６・・・ソース電極、６′・・・ドレイン
電極、７・・・絶縁膜、８・・・遮光膜、９・・・ポジ
形ホトレジスト、１１・・・ネガ形ホトレジスト、１１
・・・ｎ形非晶質水第１図 ■３図 第 ４ 図 （′Ｌ）（ツノ
Claims (1)
- ソースおよびドレイン電極を透明導電膜で形成し、その
一方に金属膜による配線パターンを接続し、該金属配線
パターンと同一工程で製作した薄膜で薄膜トランジスタ
ヘの入射光を遮断することを特徴とする薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12512984A JPS615576A (ja) | 1984-06-20 | 1984-06-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12512984A JPS615576A (ja) | 1984-06-20 | 1984-06-20 | 薄膜トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2645295A Division JP2576436B2 (ja) | 1995-02-15 | 1995-02-15 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615576A true JPS615576A (ja) | 1986-01-11 |
Family
ID=14902568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12512984A Pending JPS615576A (ja) | 1984-06-20 | 1984-06-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615576A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269123A2 (en) * | 1986-11-27 | 1988-06-01 | Nec Corporation | A thin film transistor array for liquid crystal display panel |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| JPH04111323A (ja) * | 1990-08-30 | 1992-04-13 | Stanley Electric Co Ltd | 薄膜トランジスタの製造方法 |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| WO1996036998A1 (fr) * | 1995-05-16 | 1996-11-21 | Thomson-Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107287A (en) * | 1980-01-31 | 1981-08-26 | Tokyo Shibaura Electric Co | Image display unit |
-
1984
- 1984-06-20 JP JP12512984A patent/JPS615576A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107287A (en) * | 1980-01-31 | 1981-08-26 | Tokyo Shibaura Electric Co | Image display unit |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269123A2 (en) * | 1986-11-27 | 1988-06-01 | Nec Corporation | A thin film transistor array for liquid crystal display panel |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JPH04111323A (ja) * | 1990-08-30 | 1992-04-13 | Stanley Electric Co Ltd | 薄膜トランジスタの製造方法 |
| WO1996036998A1 (fr) * | 1995-05-16 | 1996-11-21 | Thomson-Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
| FR2734404A1 (fr) * | 1995-05-16 | 1996-11-22 | Thomson Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11222908B2 (en) | Array substrate and preparation method thereof, touch display panel | |
| US10795478B2 (en) | Array substrate and preparation method therefor, and display apparatus | |
| US4778773A (en) | Method of manufacturing a thin film transistor | |
| JPH0622245B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6091465A (en) | Method for fabricating liquid crystal display | |
| JPS60160173A (ja) | 薄膜トランジスタ | |
| WO2019011071A1 (zh) | 薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示面板 | |
| KR0171648B1 (ko) | 박막장치 및 그 제조방법 | |
| US4599246A (en) | Method of producing liquid-crystal display device | |
| US5831284A (en) | Liquid crystal display unit having a capacitor and method of manufacturing same | |
| KR20000059689A (ko) | 액정표시장치용박막트랜지스터기판의제조방법 | |
| JPS615576A (ja) | 薄膜トランジスタ | |
| JPH0580650B2 (ja) | ||
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| CN109037241A (zh) | Ltps阵列基板及其制造方法、显示面板 | |
| JPH06204247A (ja) | 薄膜トランジスタの製造方法 | |
| US20050148123A1 (en) | Method for fabricating self-aligned thin-film transistor | |
| JP2576436B2 (ja) | 液晶表示装置 | |
| JPS6042868A (ja) | 非晶質シリコン薄膜電界効果トランジスタの製造方法 | |
| JPH0812539B2 (ja) | 表示装置及びその製造方法 | |
| JPH06160905A (ja) | 液晶表示装置およびその製造方法 | |
| JP3259119B2 (ja) | 配線パターン基板及び薄膜トランジスタマトリクス基板とその製造方法 | |
| CN111128876A (zh) | 一种阵列基板的制备方法 | |
| JP2877363B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH05323380A (ja) | 薄膜トランジスタパネルの製造方法 |