JPS615535A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS615535A
JPS615535A JP59125151A JP12515184A JPS615535A JP S615535 A JPS615535 A JP S615535A JP 59125151 A JP59125151 A JP 59125151A JP 12515184 A JP12515184 A JP 12515184A JP S615535 A JPS615535 A JP S615535A
Authority
JP
Japan
Prior art keywords
wiring
terminal
wiring sheet
semiconductor chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59125151A
Other languages
English (en)
Inventor
Motonori Kawaji
河路 幹規
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59125151A priority Critical patent/JPS615535A/ja
Publication of JPS615535A publication Critical patent/JPS615535A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明は、半導体装置に係り、特に、外部回路と接続す
るための電極を数多く備えた半導体装置に適用して有効
な技術に関するものである。
[背景技術] 半導体チップとパッケージ内部の配線とを電気的に接続
する技術手段として、半導体チップにボンディングバッ
トを設け、それを前記内部配線(リード)にボンディン
グワイヤによって接続することが行われている。
しかし、前記機械的に行うワイヤボンディング方式では
、ボンディングワイヤが200本以上の多入出力点の集
積回路になると、ボンディングワイヤが相互に接近して
接触するために、この方式の技術手段を適用することに
は限界がある。
そこで、前記ボンディングバットに代えて、ボンディン
グワイヤを介すことなく半導体チップとパッケージの内
部配線とを電気的に接続するために、半導体チップに半
田バンプ等の突起電極(以下、半田バンプという)を設
け、それを半導体チップを反転させることによってパッ
ケージ基板等の配線端子(バット)上に載置し、その後
に半田バンプに熱処理を施して溶融させ、半田バンプと
配線とを接続する方式(以下、フェイスダウン方式とい
う)が採用されている。
かかる技術手段について検討した結果1本発明者は、前
記フェイスダウン方式では、半導体チップとパッケージ
との接触面積が半田バンプのみであるために、半導体チ
ップの活性領域等において発生する熱を効率よく放熱さ
せることができないという問題点を見い出した。なお、
半導体チップとリードとの接続技術、については1例え
ば、工業−交会、1980年1月15日発行、rIC4
ビ実装技術」 (日本マイクロエレクトロニクス協会編
)、PIOI−PI 14に示されている。
[発明の目的] 本発明の目的は、ワイヤボンディング方式と同等の低熱
抵抗で、かつ、フェイスダウン方式と同様に多入出力点
の電気接続をとることができる半導体装置を提供するこ
とにある。
本発明の他の目的は、フェイスダウン方式と同様の技術
手段を採用した半導体装置において、半導体チップで発
生する熱を効率よく放熱することができる技術手段を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要] 采願番;おいて開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、フェイスダウン方式と同様の技術手段を採用
した半導体装置において、半導体チップ下面全面をパッ
ケージ基板の所定部に熱伝導率の良好な接着剤によって
固定し、半田バンプとパッケージ基板に設けられた端子
との電気的接続を、柔軟な特性を有する配線シートで接
続することにより、半導体チップで発生する熱を効率よ
く放熱させるようにしたものである。
以下、本発明の構成について、実施例とともに説明する
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は@″at、a・
                   1[実施例]
                        i
第1図及び第2図は、本発明の一実施例の半導体装置を
説明するための図であり、第1図は、その半導体装置の
全体概略構成を示す断面図、第2図は、配線シートの構
成を示す平面図である。
第1図において、1は半導体チップ、2は半田バンプ、
3はパッケージ基板4上に設けられた端子、5は接合剤
であり、金(Au)−シリコン(Si)共晶合金又は半
田を用いる。、6はリード、7は配線を有する絶縁シー
ト(以下、単に、配線シートという)であり、第2図に
示すように。
弾性とある程度の強度を有する柔軟なもので、かつ、耐
熱性(約200乃至aoo’cに熱に耐えられるもの)
の材料、例えば、ポリイミドからなる絶縁シート8に端
子9を形成し、それに電気的に接続した金(A u )
線等の配線10を付着させて構成したものである。前記
端子9は、半導体チップ1上の半田バンプ2に対応する
位置に設けられている。また、配線10の長さ寸法は、
前記端子9からパッケージ基板4上に設けられた配線の
終点の端子3までの距離を接続できる長さのものである
。11はパッケージのキャップである。
次に、本実施例の半導体装置の製造方法を説明する 第3図乃至第6図は、本実施例の半導体装置の製造各工
程における概略構成を示す断面図である。
本実施例の半導体装置は、第3図に示すように、半導体
チップ1の上部に端子として用いられる複数個の半田バ
ンプ2を形成した後に、半導体チップ1下面全面をパッ
ケージ基板4の所定部に接着剤5によって接着すること
により固定する。これ・により、消費電力の大きな半導
体チップ1から発生する熱を効率よく放熱できる。
次に、第2図に示す配線シート7を用意する。
そして、第4図に示すように、配線シート7の端子9に
半田バンプ2を電気的に接続する。これは、配線シート
7を半田バンプ2上部に位置合せをして載置し、その後
に、熱処理を施すことにより半田バンプ2が溶融するの
で、それの表面張力によって自己整合的に接続できる。
この方式の手段により、多くの半田バンプ2を有する半
導体チップ!でも問題なく正確に接続することができる
次に、第5図に示すように、前記配線シート7の外周部
の配線10の端子が、パッケージ4上に設けられている
端子3の位置の上にくるように位置合せを行い、配線1
0と端子とを加熱又は超音波を用いて接続する。この時
、第5図に示すように、位置合せの際に誤差があっても
配線シート7に少し余裕をもたせて無理な力が加わらな
いようにする。また、第6図に示すように、配線シート
ラと端子3との位置が多少ずれていても、前記配線シー
ト7の多少の余裕によるたるみと配線シート7の柔軟性
によって、この位置ずれを吸収してしまう。
前記配線10ど端子3との接続が終ると、第1図に示す
ように、パッケージのキャップ11により封止して半導
体装置が完成する。
また、一枚のパッケージ基板上に複数個のチップを塔載
し、同様の方法でボンディングすることもできる。
[効果] 以上説明したように1本願において開示された新規な技
術手段によれば、以下に述る効果を得ることができる。
(1)半導体チップの半田バンプとパッケージの配線端
子を、柔軟な弾性特性を有する絶縁シート上に配線を設
けた配線シートを介して電気的に接続し、半導体チップ
下面全面をパッケージ基板に接着することにより、半導
体チップで発生する熱の放熱効率を向上させることがで
きる。
(2)前記(1)の技術手段及びフェイスダウン方式と
同様のボンディング手段により、ワイヤ接触によるショ
ート不良がなくなるので、高密度のボンディングが可能
となる。
(3)前記(1)及び(2)により、配線密度の高い半
導体装置でも、パッケージの配線と半導体チップとを電
気的に接続するための工程を短縮できる。
以上1本発明を実施例にもとすき具体的に説明したが1
本発明は前記実施例に限定されるもので       
 ・(はなくその要旨を逸脱しない範囲において、種々
変形し得ることは勿論である。
例えば、配線シート上の配線は多層配線にしてもよいこ
とはいうまでもない。
【図面の簡単な説明】
第1図及び第2図は、本発明の一実施例の半導体装置を
説明するための図であり、第1図は、その半導体装置の
全体概略構成を示す断面図、第2図は、配線シートの構
成を示す平面図、第3図乃至第6図は、本実施例の半導
体装置の製造各工程における概略構成を示す断面図であ
る。 図中、1・・・半導チップ、2・・・半田バンプ、3・
・・パッケージ基板上の配線端子、4・・・パッケージ
基板、5・・・接着剤、6・・・リード、7・・・配線
シート、8・・・絶縁シート、9・・・配線シート上の
配線端子、10・・・配線シート上の配線、11・・・
パッケージのキャップである。 代理人 弁理士 高 橋 明 夫   第  1  図 第  2  図 第  3  図

Claims (1)

  1. 【特許請求の範囲】 1、基板に半導体チップの裏面全面を接着した半導体装
    置において、前記半導体チップの表面に突起電極を設け
    、該突起電極と電気的に接続する配線を有する絶縁シー
    トを設けたことを特徴とする半導体装置。 2、前記絶縁シートは、柔軟性を有する材料からなって
    いることを特徴とする特許請求の範囲第1項記載の半導
    体装置。 3、前記絶縁シート上の配線を多層配線としたことを特
    徴とする特許請求の範囲第1項又は第2項記載の半導体
    装置。
JP59125151A 1984-06-20 1984-06-20 半導体装置 Pending JPS615535A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59125151A JPS615535A (ja) 1984-06-20 1984-06-20 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59125151A JPS615535A (ja) 1984-06-20 1984-06-20 半導体装置

Publications (1)

Publication Number Publication Date
JPS615535A true JPS615535A (ja) 1986-01-11

Family

ID=14903130

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59125151A Pending JPS615535A (ja) 1984-06-20 1984-06-20 半導体装置

Country Status (1)

Country Link
JP (1) JPS615535A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62211073A (ja) * 1986-03-12 1987-09-17 鐘淵化学工業株式会社 補体成分用吸着体
JPS63272357A (ja) * 1987-04-30 1988-11-09 Toyobo Co Ltd 体液の活性補体吸着材及び活性補体吸着ユニツト
US7042104B2 (en) 2003-08-13 2006-05-09 Samsung Electronics Co., Ltd. Semiconductor package using flexible film and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62211073A (ja) * 1986-03-12 1987-09-17 鐘淵化学工業株式会社 補体成分用吸着体
JPS63272357A (ja) * 1987-04-30 1988-11-09 Toyobo Co Ltd 体液の活性補体吸着材及び活性補体吸着ユニツト
US7042104B2 (en) 2003-08-13 2006-05-09 Samsung Electronics Co., Ltd. Semiconductor package using flexible film and method of manufacturing the same
US7396763B2 (en) 2003-08-13 2008-07-08 Samsung Electronics Co., Ltd. Semiconductor package using flexible film and method of manufacturing the same

Similar Documents

Publication Publication Date Title
JP3481444B2 (ja) 半導体装置及びその製造方法
US5561323A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US5773884A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US6468836B1 (en) Laterally situated stress/strain relieving lead for a semiconductor chip package
US5633533A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
JPS62202548A (ja) 半導体装置
JPH03142847A (ja) 半導体集積回路装置
JPWO2011030368A1 (ja) 半導体装置とその製造方法
JPS615535A (ja) 半導体装置
JP2000243875A (ja) 半導体装置
JPH08274214A (ja) 半導体装置
JP3670371B2 (ja) 半導体装置およびその製造方法
JPS60157243A (ja) 半導体装置
JPH06140542A (ja) 半導体装置
JP3295987B2 (ja) 半導体装置の製造方法
JPS61241953A (ja) リ−ドフレ−ムおよびそれを用いた半導体装置
JP3127948B2 (ja) 半導体パッケージ及びその実装方法
JP3145892B2 (ja) 樹脂封止型半導体装置
JP2840232B2 (ja) 半導体装置及びその製造方法
JP3033541B2 (ja) Tabテープ、半導体装置及び半導体装置の製造方法
JP3745106B2 (ja) 半導体装置およびその製造方法
JPH08274234A (ja) 半導体装置およびその製造方法並びに半導体実装モジュール
JP2989504B2 (ja) 半導体パッケージにおける半導体チップの評価方法
JP2002093828A (ja) 半導体装置の製造方法
JP2000299399A (ja) 半導体装置