JPS6151549U - - Google Patents
Info
- Publication number
- JPS6151549U JPS6151549U JP13544084U JP13544084U JPS6151549U JP S6151549 U JPS6151549 U JP S6151549U JP 13544084 U JP13544084 U JP 13544084U JP 13544084 U JP13544084 U JP 13544084U JP S6151549 U JPS6151549 U JP S6151549U
- Authority
- JP
- Japan
- Prior art keywords
- gate circuit
- asynchronous signal
- circuit
- gate
- selection circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Bus Control (AREA)
Description
第１図は本考案による非動期信号選択回路を示
す回路図、第２図は従来例の回路図である。 ７〜９，１４，１５…ナンドゲート、１０〜１
２…インバータ、１３…アンドゲート。
す回路図、第２図は従来例の回路図である。 ７〜９，１４，１５…ナンドゲート、１０〜１
２…インバータ、１３…アンドゲート。
Claims (1)
- 複数のＣＰＵが共有するデバイスをアクセスす
るための選択回路において、各ＣＰＵからの非同
期信号を入力する第１のゲート回路と、該第１の
ゲート回路に対して非同期信号の優先順位を与え
る第２のゲート回路とから構成されることを特徴
とする非同期信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13544084U JPS6151549U (ja) | 1984-09-05 | 1984-09-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13544084U JPS6151549U (ja) | 1984-09-05 | 1984-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151549U true JPS6151549U (ja) | 1986-04-07 |
Family
ID=30693928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13544084U Pending JPS6151549U (ja) | 1984-09-05 | 1984-09-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151549U (ja) |
-
1984
- 1984-09-05 JP JP13544084U patent/JPS6151549U/ja active Pending