JPS6150292A - Shift register circuit - Google Patents

Abstract

PURPOSE:To restrict the increase of an instantaneous value of the consumed power and the consumed electric current of a shift register citcuit by succesively changing over the shift register to which a data is transferred every clock of a data transfer clock. CONSTITUTION:When a reset input signal is supplied to a signal wire 24, a gexadecimal counter 22 and counter decoder 21 are initialized and among 40 outputs of the counter decoder 21, only decoder output signal 20-1 goes to H and other 39 decoder output signals 20-2-20-40 go to L. Accordingly, among internal clock signal 17-1-17-40 which are outputs of AND gate 19-1-19-40, only in 17-1, an internal clock pulse is produced and only to a 16-bit shift register 14-1, a data input signal is transferred. When the internal situation of the counter decoder 21 is carried by one only a decoder output signal wire 20-2 goes to H. In such a way, shift registers operaties, at a certain time, only 16 bits which are 1/40 of the whole of 640 bits.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は液晶をはじめとする各種表示装置のばか多方面
のロジック回路に用いることのできるシフトレジスタ回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a shift register circuit that can be used in various logic circuits of various display devices including liquid crystal display devices.

従来例の構成とその問題点 シフトレジスタ回路は、表示装置において、表示データ
のシリアルパラレル変換に用いられるなど種々の使用方
法のあるロジック回路の一つである。その中でも代表的
な丈い方である表示装置に応用した場合について説明す
る。Conventional Structure and Problems The shift register circuit is one of the logic circuits that can be used in various ways, such as being used for serial-to-parallel conversion of display data in a display device. The case where it is applied to a display device, which is a typical long one among them, will be explained.

以下、図面を参照しながら従来のシフトレジスタ回路に
ついて説明する。A conventional shift register circuit will be described below with reference to the drawings.

ｔＪ１図は表示装置のブロック図の一例である。tJ1 diagram is an example of a block diagram of a display device.

図中、１は表示コントローラ、２は表示メモリ。In the figure, 1 is a display controller, and 2 is a display memory.

３はシリアルデータ信号線、４はデータ転送クロック信
号線、５はシフトレジスタ、６はラッチ。3 is a serial data signal line, 4 is a data transfer clock signal line, 5 is a shift register, and 6 is a latch.

７はコラムドライバ、８は表示素子である。7 is a column driver, and 8 is a display element.

表示コントローラ１は表示メモリ２をアクセスして表示
データを読み出しシリアルデータに変換したのちシリア
ルデータ信号線３に出力すると同時ニ、データ転送クロ
ック信号線にシリアルデータに同期したデータ転送クロ
ックを出力する。シフトレジスタ５はシリアルデータを
データ転送クロックにより取り込み、シリアルのデータ
をパラレルにｆ換する。パラレルデータはラッチ６を経
由してコラムドライバγにて表示信号波形に変換された
後、表示素子８に供給されデータに応じた表示を行なう
。ここでシフトレジスタ５はコントローラ１からのシリ
アルデータをシフトレジスタ内に取り込みパラレルデー
タに変換するという働きを行なっている。表示素子とし
ては液晶やＸＬあるいはＣＲＴなどが用いられる。The display controller 1 accesses the display memory 2, reads display data, converts it into serial data, and outputs it to the serial data signal line 3. At the same time, it outputs a data transfer clock synchronized with the serial data to the data transfer clock signal line. The shift register 5 takes in serial data using a data transfer clock and converts the serial data into parallel data. The parallel data is converted into a display signal waveform by the column driver γ via the latch 6, and then supplied to the display element 8 to perform a display according to the data. Here, the shift register 5 has the function of taking serial data from the controller 1 into the shift register and converting it into parallel data. A liquid crystal, XL, CRT, or the like is used as the display element.

なお、第１図は時分割にて駆動される表示装置であり、
表示データは常にリフレッシュする必要がある。表示素
子の画素が２００ロウ×６４０コラム（アルファニュー
メリックで２５行８０字）あり、フレーム周波数を６０
　Ｈｚ　　とすると、この例、１　　　　　　では毎秒
２００Ｘ６４０Ｘ６０＝７６８００．ＯＯデータをシフ
トレジスタに転送する必要がある。つまり、シフトレジ
スタは７６ａ　ＭＨｚで動かねばならない。Note that FIG. 1 shows a display device that is driven in a time-division manner.
Display data must be constantly refreshed. The pixels of the display element are 200 rows x 640 columns (25 rows and 80 characters in alphanumeric), and the frame frequency is 60
Hz, in this example, 1 per second is 200X640X60=76800. It is necessary to transfer the OO data to the shift register. That is, the shift register must run at 76a MHz.

このようにシフトレジスタの高速動作は表示容量が大き
くなるにつれ、増々要求される方向である。As described above, high-speed operation of the shift register is increasingly required as the display capacity increases.

第２図は従来のシフトレジスタ回路の回路図でＤ形７リ
ノブ７０ツブを用いた最も一般的な形である。図中、９
１，９ｂ、９Ｃ，９（ｌはＤ形７　リップ７０ツブ、１
ｏはシリアルデータ入力信号線Ｔ７１Ｊツブ７０ツブ９
＆にのみつながる。１１はデータ転送クロック入力信号
線で、すべての７リツプフロソブに共通である。１２ａ
、１２ｂ。FIG. 2 is a circuit diagram of a conventional shift register circuit, which is the most common type using 7 D-type knobs and 70 knobs. In the figure, 9
1, 9b, 9C, 9 (l is D type 7 lip 70 knob, 1
o is serial data input signal line T71J knob 70 knob 9
Leads only to &. Reference numeral 11 is a data transfer clock input signal line, which is common to all 7 lip flops. 12a
, 12b.

１２０．１２ｄはパラレルデータ出力信号線、１３はシ
リアルデータ出力信号線である。シリアルデータ入力信
号線１ｏに印加されたシリアルデータはデータ転送クロ
ック入力信号線１１に加えられるデーｉ転送クロックの
１クロツク毎に順次７リツプ７０ツブ９＆から７リソプ
７０ツブ９ｂ。120.12d is a parallel data output signal line, and 13 is a serial data output signal line. The serial data applied to the serial data input signal line 1o is sequentially transferred from 7 rips 70 lobes 9& to 7 rips 70 lobes 9b for each clock of the data transfer clock applied to the data transfer clock input signal line 11.

９Ｃへと転送され、シリアルデータはパラレルデータに
変換され、パラレルデータ出力信号線１２Ｊ　１２ｂ、
１２０．１２（１に出力される。勿論、シリアルデータ
として、シリアルデータ出力信号線１３にも出力される
が、この時出力のシリアルデータはいったんシフトレジ
スタに記憶され、フリップ７０ツブの段数だけ入力より
も遅れたデータとなって出力される。つまり遅延素子や
記憶素子としても使えるわけである。このようなシフト
レジスタの動作は良く知られているものである。9C, the serial data is converted to parallel data, and the parallel data output signal line 12J 12b,
120.12 (outputted to 1. Of course, it is also outputted to the serial data output signal line 13 as serial data, but at this time, the output serial data is temporarily stored in the shift register, and input as many times as the number of flip 70 stages. The shift register is output as data that is delayed.In other words, it can also be used as a delay element or a storage element.The operation of such a shift register is well known.

ところが、この従来例のシフトレジスタを先の表示装置
の例のように多段でかつ高速で動作させると、非常に消
費電力が大きくなってしまう。ボタプルのディスプレイ
装置においては、その消費電力を抑えねばならないので
、シフトレジスタは一般に０ＭＯ３−Ｉ　Ｃｒ構ｔする
が、０ＭＯ８はその動作周波数に比例して消費電力が増
大するが、０ＭＯ３といえども多段かつ高速動作下にお
いては消費電力が間層となる。また、０ＭＯ８はその消
費電流の瞬時値が定常値に比べはるかに大きいので、多
段が同時に動作する時、電源電圧が瞬間的に低下して電
源ノイズの原因となり、極端な場合は誤動作を誘発する
。However, when this conventional shift register is operated in multiple stages and at high speed as in the previous example of the display device, power consumption becomes extremely large. In button-pull display devices, the power consumption must be suppressed, so the shift register is generally configured as 0MO3-ICr. However, the power consumption of 0MO8 increases in proportion to its operating frequency, but even 0MO3 has multiple stages. Moreover, under high-speed operation, power consumption becomes significant. In addition, the instantaneous value of current consumption of 0MO8 is much larger than the steady value, so when multiple stages operate simultaneously, the power supply voltage drops momentarily, causing power supply noise, and in extreme cases, causing malfunction. .

発明の目的 本発明の目的は、その段数が増加しても消費電力及び消
費電流の瞬時値の増加を抑えられるシフトレジスタ回路
を提供することである。OBJECTS OF THE INVENTION An object of the present invention is to provide a shift register circuit that can suppress increases in instantaneous values of power consumption and current consumption even when the number of stages increases.

発明の構成 本発明のシフトレジスタ回路は、共通のデータ入力端お
よび個別のクロック入力端をもつ１列あたりｎピッ）（
ｎは正の整数）よりなる複数列のシフトレジスタとクロ
ック制御回路とを有し、外部からのデータ転送クロック
信号線は前記クロック制御回路に接続され、前記クロッ
ク制御回路と各々のシフトレジスタのクロック入力端と
は個別の内部クロック信号線で接続され、前記クロック
制御回路では前記データ転送クロック信号線に入力され
るデータ転送クロック信号のｎクロック毎に異なる前記
内部クロック信号線に内部クロック信号を順次送出し、
データが転送されるシフトレジスタを前記データ転送ク
ロックのｎクロック毎に順次切換えるように構成したも
のであり、これより消費電力および消ｑｌｌ電流の瞬時
値の増加を抑えることができる。DESCRIPTION OF THE INVENTION The shift register circuit of the present invention has n pips per column with a common data input and separate clock inputs.
It has a plurality of columns of shift registers (n is a positive integer) and a clock control circuit, and an external data transfer clock signal line is connected to the clock control circuit, and the clock control circuit and the clocks of each shift register are connected to each other. The clock control circuit is connected to the input terminal by a separate internal clock signal line, and the clock control circuit sequentially sends an internal clock signal to a different internal clock signal line every n clocks of the data transfer clock signal input to the data transfer clock signal line. sending out,
The shift register to which data is transferred is configured to be sequentially switched every n clocks of the data transfer clock, thereby suppressing an increase in power consumption and the instantaneous value of the QLL current.

実施例の説明 以下本発明の一実施例について、図面を参照しながら説
明する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

第３図は本発明の一実施例におけるシフトレジスタ回路
のブロック図である。この実施例においてハ全ビット数
が１６Ｘ４０：６４０ビ、７　）のものを示している。FIG. 3 is a block diagram of a shift register circuit in one embodiment of the present invention. In this embodiment, the total number of bits is 16×40:640 bits, 7).

図中、１４−１　、１４−２．・・・・・・１４−３９
．１４−４０は１６ビツトシフトレジスタ１６はデータ
入力信号線、１６はクロック制御回路、１７−１　、１
７−２．・・・・・・１７−３９．１７−４０は内部ク
ロック信号線、１８はデータ転送クロック入力信号線で
ある。また、１９−１゜１９−２．−・−１９−３９，
１９−４０１まＡＮＤゲート、２０−１．２０−２．−
−−・−２０−３９，２０−４０はデコーダ出力信号線
、２１はカウンタ・デコーダ、２２は１６進カウンタ、
２３−１〜２３−１６．・・・・・・２３−６２５〜２
３−６４０は、　　　　　　′７）Ｌ＝′すＱ”）　）
：５　Ｌ／　／Ｌ’　Ｔ　　Ｉ出力信号線・２４はリセ
ット入力信号線である。１６ビツトシフトレジスタ１４
−１〜１４−４０が４０個あり、おのおののデータ入力
端は共通のデータ入力信号線１５に接続され、またおの
おののクロック入力端はそれぞれ別個の内部クロック信
号線１７−１〜１７−４０を介してクロック制御回路１
６に接続され、データ転送クロック入力信号線１８はク
ロック制御回路に接続されている。In the figure, 14-1, 14-2. ...14-39
．． 14-40 is a 16-bit shift register 16 is a data input signal line, 16 is a clock control circuit, 17-1, 1
7-2. . . . 17-39. 17-40 is an internal clock signal line, and 18 is a data transfer clock input signal line. Also, 19-1°19-2. -・-19-39,
19-401 AND gate, 20-1.20-2. −
--・-20-39, 20-40 are decoder output signal lines, 21 is a counter decoder, 22 is a hexadecimal counter,
23-1 to 23-16.・・・・・・23-625～2
3-640 is '7)L='suQ'))
:5 L/ /L' T I output signal line 24 is a reset input signal line. 16-bit shift register 14
-1 to 14-40, each data input terminal is connected to a common data input signal line 15, and each clock input terminal is connected to a separate internal clock signal line 17-1 to 17-40. Clock control circuit 1 through
6, and a data transfer clock input signal line 18 is connected to a clock control circuit.

クロック制御回路１６の内部はＡＮＤゲート１９−１〜
１９−４０．カウンタ・デコーダ２１．１６進カウンタ
２２により構成され、ＡＮＤゲー）１９−１〜１９−４
０は２人力であり、その一方の入力にはデータ転送クロ
ック入力信号線１８が他方の入力にはデコーダ出力信号
線２０−１〜２０−４０が接続されている。また、１６
進カウンタ２２の入力にはデータ転送クロック入力信号
線１８が接続されている。リセット入力信号線２４は１
６進カウンタ２２およびカウンターデコーダ２１に接続
されている。The inside of the clock control circuit 16 includes AND gates 19-1 to 19-1.
19-40. Consisting of a counter decoder 21 and a hexadecimal counter 22, AND game) 19-1 to 19-4
0 is a two-man power system, and one input is connected to the data transfer clock input signal line 18, and the other input is connected to the decoder output signal lines 20-1 to 20-40. Also, 16
A data transfer clock input signal line 18 is connected to the input of the advance counter 22 . Reset input signal line 24 is 1
It is connected to a hexadecimal counter 22 and a counter decoder 21.

第４図は本発明の一実施例によるシフトレジスタ回路の
タイミングチャートであり、第３図を説明するものであ
る。図中、（ム）はデータ入力信号線１５のデータ入力
信号波形、■）はデータ転送クロック入力信号ｍ１８の
データ転送クロック入力信号波形、（Ｃ’）、（Ｄ）、
（５）はデコーダ出力信号線１９−１　、１９−２．１
９−４０のデコーダ出力信号波形、（ト）、（Ｇ）、（
Ｈ）は内部クロック信号線２０−１゜２０−２．２０−
４０の内部クロック信号波形、（１）、　（Ｊ）、　（
Ｋ）はパラレルデータ出力信号線２３−１゜２３−１７
．２３−８４０のパラレルデータ出力信号波形を示して
いる。FIG. 4 is a timing chart of a shift register circuit according to an embodiment of the present invention, and is used to explain FIG. 3. In the figure, (m) is the data input signal waveform of the data input signal line 15, (■) is the data transfer clock input signal waveform of the data transfer clock input signal m18, (C'), (D),
(5) are decoder output signal lines 19-1, 19-2.1
9-40 decoder output signal waveforms, (G), (G), (
H) is the internal clock signal line 20-1゜20-2.20-
40 internal clock signal waveforms, (1), (J), (
K) is parallel data output signal line 23-1゜23-17
．． 23-840 parallel data output signal waveform is shown.

以下、第３図の回路の動作を第４図のタイミングチャー
トを用いながら説明する。データ入力信号（Ａ）はデー
タ転送クロック入力信号（Ｂ）に同期して、共に外部よ
りシフトレジスタ回路に供給される。The operation of the circuit shown in FIG. 3 will be explained below using the timing chart shown in FIG. The data input signal (A) is synchronized with the data transfer clock input signal (B) and both are supplied from outside to the shift register circuit.

第４図に示す時刻ｔ１　にリセット入力信号線２４より
り七ソト入力信号が与えられ、１６進カウンタ２２およ
びカウンタ・デコーダ２１はイニシャライズされ、１６
進カウンタ２２のカウントは９０′にカラン３１０デコ
ーダ２１の４ｏ本の出力はデコーダ出力信号２１−１の
みＨｉｇｈ′に、他の３９本のデコーダ出力信号２１−
２〜２１−４０はＬｏＷ′になる。したがって、それ以
後はムＮＤゲー）１９−１〜１９−４０（７）出力であ
る内部クロック信号１７−１〜１７−４０は、１７−１
のみ内部クロックパルスが発生され、それ以外の１７−
２〜１７−４０は’　Ｌｏｗ　’（７）状態を保つ。１
６ビツトシフトレジスタ１４−１〜１４−４０はデータ
入力信号はすべて共通に供給されるが、そのクロック入
力端にクロックパルスが発生しているのは１６ビツトシ
フトレジスタ１４−１のみであるので、そのシフトレジ
スタのみにデータ入力信号が転送されてゆく。この間他
の１６ビツトシフトレジスタ１４−２〜１４−４０は停
止したままである。時刻ｔ、以降データ転送クロック入
力信号（Ｂ）が１６クロノクになると、１６進カウンタ
から１ＷＪのパルスがカウンタ・デコーダ２１に送出さ
れ、カウンタ・デコーダ２１の内部状態が１つ繰り上が
るので４０本のデコーダ出力３９本は５０ｗ′となる。At time t1 shown in FIG. 4, a seven soto input signal is applied from the reset input signal line 24, and the hexadecimal counter 22 and counter decoder 21 are initialized, and the hexadecimal counter 22 and counter decoder 21 are initialized.
The count of the advance counter 22 is 90', and the 4o outputs of the decoder 21 are High', with only the decoder output signal 21-1 being High', and the other 39 decoder output signals 21-
2-21-40 becomes LoW'. Therefore, from then on, the internal clock signals 17-1 to 17-40, which are the outputs of 19-1 to 19-40 (7), are
Only internal clock pulses are generated; other 17-
2 to 17-40 maintain the 'Low' (7) state. 1
All of the 6-bit shift registers 14-1 to 14-40 are commonly supplied with data input signals, but only the 16-bit shift register 14-1 has a clock pulse generated at its clock input terminal. Data input signals are transferred only to that shift register. During this time, the other 16-bit shift registers 14-2 to 14-40 remain stopped. After time t, when the data transfer clock input signal (B) reaches 16 clocks, a pulse of 1WJ is sent from the hexadecimal counter to the counter decoder 21, and the internal state of the counter decoder 21 is incremented by one, so 40 pulses are sent. The 39 decoder outputs are 50W'.

よって内部クロック信゛号ｌｉ　７−１〜１７−４０の
内部クロック信号（Ｅ）。Therefore, the internal clock signal (E) of the internal clock signal li 7-1 to 17-40.

（Ｆ）、（ｉｌｌ−）は１７−２のみ内部クロックパル
スが発生し、それ以外はＬｏｗ’の状態を保つので、１
６ビツトシフトレジスタ１４−２のみデータ入力信号（
Ａ）のデータ人力信号を内部に転送する。以下データ転
送クロック信号（Ｂ）の１６クロツク毎に同様の動作を
くり返し、計６４０クロックにて元の状態にもどること
は第４図のタイミングチャートにより説明される。以上
の説明かられかるように常にある時刻において動作して
いるシフトレジスタは、全体が６４０ビツトあるにもか
かわらず、その１／４０の１６ピツトのみにすぎない。For (F) and (ill-), an internal clock pulse is generated only in 17-2, and the others remain Low', so 1
Only the 6-bit shift register 14-2 has a data input signal (
Transfer the data human signal of A) internally. The same operation is repeated every 16 clocks of the data transfer clock signal (B), and the return to the original state after a total of 640 clocks will be explained using the timing chart of FIG. As can be seen from the above explanation, the shift register that is always operating at a certain time has only 16 bits, which is 1/40 of 640 bits.

また内容に転送を完了した時点でのパラレルに変換され
たデータの順序もシフトレジスタの内部クロックを制御
することで従来例と同じものが容易に得らる。Moreover, the order of the data converted into parallel data at the time when the transfer of the contents is completed can be easily obtained in the same order as in the conventional example by controlling the internal clock of the shift register.

なお、上記実施例では、６４ｏビツトを１６ビ１　　　
　′”０°°７°″“′”“ａｏｍ″″″“′ば８ピン
トの８０ブロツクなどでもよいのはもちろんである。ま
た、クロック制御回路１６の内部こカウンタ・デコーダ
２１を用いたが、これはたとえば４ｏビツト（４Ｑブロ
ツクの場合）のシフトレジスタでも同様の機能を得るこ
左ができる。In addition, in the above embodiment, 64o bits are converted into 16 bits.
Of course, 80 blocks with 8 pins may also be used. For example, a similar function can be obtained with a 4o bit (in the case of 4Q block) shift register.

発明の効果 以上の説明からも明らかなように本発明は、共通のデー
タ入力端および個別のクロック入力端をもつ１列あたり
ｎピッ）　（ｎは正の整数）よりなるＭ　数列のシフト
レジスタとクロック制御回路とを有し、外部からのデー
タ転送クロック信号線は前記クロック制御回路に接続さ
れ、前記クロック制御回路と各々のシフトレジスタのク
ロック入力端とは個別の内部クロック信号線で接続され
、前記クロック制御回路では前記データ転送クロック信
号線に入力されるデータ転送クロック信号のｎクロック
毎に異なる前記内部クロック信号線に内部クロック信号
を順次送出し、データが転送されるシフトレジスタを前
記データ転送クロックのｎクロック毎に順次切換えるよ
うに構成しているので、常にある時刻に動いているシフ
トレジスタは全体の一部にすぎず（第３図に示す本発明
の一実施例の場合は全体の１／４ｏ）、その消費電力や
消費電流の瞬時値の大幅な低減を図ることができるとい
う優れた効果が得られる。この効果により、シフトレジ
スタが使われる電子機器の電源設計も非常に容易になり
その形状縮少・コストダウンを図れるという波及効果が
得られる。Effects of the Invention As is clear from the above description, the present invention provides a shift register with M sequences of n bits per column (n is a positive integer) having a common data input terminal and individual clock input terminals. a clock control circuit, an external data transfer clock signal line is connected to the clock control circuit, and the clock control circuit and the clock input terminal of each shift register are connected by individual internal clock signal lines, The clock control circuit sequentially sends an internal clock signal to a different internal clock signal line every n clocks of the data transfer clock signal input to the data transfer clock signal line, and controls the shift register to which data is transferred to transfer the data. Since the shift register is configured to be switched sequentially every n clocks, the shift register that is always operating at a certain time is only a part of the whole (in the case of one embodiment of the present invention shown in Fig. 3, the shift register is only a part of the whole). 1/4o), an excellent effect can be obtained in that the instantaneous values of power consumption and current consumption can be significantly reduced. This effect greatly simplifies the design of power supplies for electronic devices that use shift registers, and has the ripple effect of reducing the size and cost of electronic devices.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は一般的な表示装置のブロック図、第２図は従来
のシフトレジスタ回路の回路図、第３図ハ本発明の一実
施例によるシフトレジスタ回路ノブロックＩＪ、第４１
ｆｆｌはそのタイミングチャートである。 １４−１．１４−２．１４−３９．１４−４０−−−−
・１６ビノトシフトレジスタ、１５・・・・・・データ
入力信号線、１６・・・・・クロッ、り制御回路、１７
−１．１７−２．１７−３９．１７−４０・・・・・・
内部クロック信号線、１８・・・・・データ転送クロッ
ク大刀信号線、１９−１．１９−２、１９−３９．１９
−４０−・−−Ａ　Ｎ　Ｄゲート、２０−１゜２０−２
．２０−３．２０−４・・−・・デコーダ出力信号線、
２１・・・・・・カウンタ・デコーダ、２２・・・・・
・１６進カウンタ、２３−１　、２３−１６．２３−１
７．２３−３２゜２３−６０９．２３−６４２．２３−
６２５．２３−６４０・−−−シフトレジスタパラレル
データ出力信号！ｉＡ、２４・・・・・・リセ、７１−
人力信号線。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第２図FIG. 1 is a block diagram of a general display device, FIG. 2 is a circuit diagram of a conventional shift register circuit, and FIG. 3 is a shift register circuit block IJ according to an embodiment of the present invention.
ffl is its timing chart. 14-1.14-2.14-39.14-40---
・16 Binoto shift register, 15...Data input signal line, 16...Clock control circuit, 17
-1.17-2.17-39.17-40...
Internal clock signal line, 18... Data transfer clock signal line, 19-1.19-2, 19-39.19
-40-・--A N D gate, 20-1゜20-2
．． 20-3.20-4...Decoder output signal line,
21... Counter decoder, 22...
・Hex counter, 23-1, 23-16.23-1
7.23-32゜23-609.23-642.23-
625.23-640---Shift register parallel data output signal! iA, 24...Lycée, 71-
Human power signal line. Name of agent: Patent attorney Toshio Nakao (1st person)
Figure 2

Claims (1)

【特許請求の範囲】[Claims] 　共通のデータ入力端および個別のクロック入力端をも
つ１列あたりｎビット（ｎは正の整数）よりなる複数列
のシフトレジスタとクロック制御回路とを有し、外部か
らのデータ転送クロック信号線は前記クロック制御回路
に接続され、前記クロック制御回路と各々のシフトレジ
スタのクロック入力端とは個別の内部クロック信号線で
接続され、前記クロック制御回路では前記データ転送ク
ロック信号線に入力されるデータ転送クロック信号のｎ
クロック毎に異なる前記内部クロック信号線に内部クロ
ック信号を順次送出し、データが転送されるシフトレジ
スタを前記データ転送クロックのｎクロック毎に順次切
換えるように構成したシフトレジスタ回路。It has a plurality of columns of shift registers each having n bits (n is a positive integer) per column and a common data input terminal and an individual clock input terminal, and a clock control circuit, and the data transfer clock signal line from the outside is The clock control circuit is connected to the clock input terminal of each shift register by a separate internal clock signal line, and the clock control circuit is connected to the data transfer clock signal line. clock signal n
A shift register circuit configured to sequentially send an internal clock signal to the internal clock signal line which is different for each clock, and to sequentially switch a shift register to which data is transferred every n clocks of the data transfer clock.