JP2001042813A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路、
特にシフトレジスタ回路の伝搬にあわせて、データを記
憶していく記憶回路に使用するときに有効な半導体集積
回路に関するものである。[0001] The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a semiconductor integrated circuit that is effective when used in a storage circuit that stores data in accordance with propagation of a shift register circuit.
【０００２】[0002]
【従来の技術】上記シフトレジスタ回路の伝搬にあわせ
て、データを記憶していく記憶回路に使用するときに有
効な半導体集積回路は、液晶パネルなどの表示デバイス
の駆動回路において多く使用されている。近年、表示デ
バイスは、様々な分野で用いられており、特に携帯機器
での使用は目覚ましいものがある。このような携帯機器
で使用する際、消費電流を少なくすることが求められて
いる。2. Description of the Related Art A semiconductor integrated circuit which is effective when used in a storage circuit for storing data in accordance with the propagation of the shift register circuit is widely used in a drive circuit of a display device such as a liquid crystal panel. . 2. Description of the Related Art In recent years, display devices have been used in various fields, and some of them are particularly remarkable for use in portable devices. When used in such a portable device, it is required to reduce current consumption.
【０００３】以下、従来の上記半導体集積回路の一例で
ある液晶パネルの駆動回路を図４に基づいて説明する。
図４において、31〜34はそれぞれ、No.１，No.ｎ（ｎは
正の整数），No.（ｎ＋１），No.Ｎ（Ｎは総個数を表す
正の整数；Ｎ＝２ｎ）のシフトレジスタ回路を示してお
り、これらＮ個の各シフトレジスタ回路はそれぞれクロ
ックライン35に接続され、また各シフトレジスタ回路は
それぞれ対応する記憶回路に接続されている。36〜39
は、上記No.１，No.ｎ，No.（ｎ＋１），No.Ｎのシフト
レジスタ回路に対応するNo.１,No.ｎ，No.（ｎ＋１）,N
o.Ｎの記憶回路を示している。これら記憶回路36〜39は
それぞれデータライン40に接続されている。A driving circuit for a liquid crystal panel, which is an example of the conventional semiconductor integrated circuit, will be described below with reference to FIG.
In FIG. 4, reference numerals 31 to 34 denote No. 1, No. n (n is a positive integer), No. (n + 1), and No. N (N is a positive integer representing the total number; N = 2n). A shift register circuit is shown, and each of these N shift register circuits is connected to a clock line 35, and each shift register circuit is connected to a corresponding storage circuit. 36-39
Are No. 1, No. n, No. (n + 1), N corresponding to the No. 1, No. n, No. (n + 1), No. N shift register circuits.
o.N shows a storage circuit. These storage circuits 36 to 39 are connected to data lines 40, respectively.
【０００４】上記構成により、No.１〜No.Ｎの各シフト
レジスタ回路は、図５に示すクロックライン35のクロッ
ク信号ｘの波形に同期して、No.１のシフトレジスタ回
路からNo.Ｎのシフトレジスタ回路へ順に駆動され、ク
ロック信号ｘに従い順次にデータをセットしていく。各
記憶回路は、各シフトレジスタ回路の動作に同期してデ
ータライン40よりデータｙを順に取り込み、記憶してい
る。With the above configuration, each of the No. 1 to No. N shift register circuits synchronizes with the waveform of the clock signal x of the clock line 35 shown in FIG. , And sequentially sets data according to the clock signal x. Each storage circuit sequentially fetches and stores data y from the data line 40 in synchronization with the operation of each shift register circuit.
【０００５】[0005]
【発明が解決しようとする課題】しかし、前記従来の構
成では、シフトレジスタ回路および記憶回路の数が増え
ていった場合に、図４のクロックライン35の配線負荷容
量、およびシフトレジスタ回路のゲート容量が増えるた
めに、このラインを充放電する電流が増え、またデータ
ライン40の配線負荷容量、および記憶回路のゲート容量
が増えるために、このラインを充放電する電流が増え、
その結果、消費電流が増加するという課題を有してい
た。However, in the conventional configuration, when the number of shift register circuits and storage circuits increases, the wiring load capacitance of the clock line 35 and the gate of the shift register circuit shown in FIG. Since the capacity increases, the current for charging and discharging this line increases.In addition, the wiring load capacity for the data line 40 and the gate capacity for the storage circuit increase, so the current for charging and discharging this line increases.
As a result, there is a problem that current consumption increases.
【０００６】本発明は、このような半導体集積回路にお
いて、一度に駆動する配線負荷容量とゲート容量を軽減
し、消費電流を少なくすることを目的とする。An object of the present invention is to reduce the wiring load capacitance and the gate capacitance that are driven at one time in such a semiconductor integrated circuit, and to reduce the current consumption.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体集積回路
においては、クロックラインのクロック信号に従い順次
にデータをセットしていく複数のシフトレジスタ回路
と、前記各シフトレジスタ回路の動作に同期してデータ
ラインよりデータを取り込む複数の記憶回路を備えた半
導体集積回路であって、前記シフトレジスタ回路のクロ
ックラインまたは前記記憶回路のデータラインの少なく
とも一方を複数の内部ラインに分割し、前記シフトレジ
スタ回路の伝搬にあわせて、前記内部ラインを時分割に
動作または非動作状態とする制御回路を備えたことを特
徴としたものである。In a semiconductor integrated circuit according to the present invention, a plurality of shift register circuits for sequentially setting data in accordance with a clock signal on a clock line, and in synchronism with the operation of each of the shift register circuits. A semiconductor integrated circuit having a plurality of storage circuits for taking in data from a data line, wherein at least one of a clock line of the shift register circuit or a data line of the storage circuit is divided into a plurality of internal lines, and the shift register circuit And a control circuit for activating or deactivating the internal line in a time-sharing manner in accordance with the propagation of the signal.
【０００８】この本発明によれば、一度に駆動する配線
負荷容量とゲート容量を軽減し、消費電流を少なくした
半導体集積回路が得られる。According to the present invention, it is possible to obtain a semiconductor integrated circuit in which the wiring load capacitance and the gate capacitance driven at one time are reduced, and the current consumption is reduced.
【０００９】[0009]
【発明の実施の形態】本発明の請求項１に記載の発明
は、クロックラインのクロック信号に従い順次にデータ
をセットしていく複数のシフトレジスタ回路と、前記各
シフトレジスタ回路の動作に同期してデータラインより
データを取り込む複数の記憶回路を備えた半導体集積回
路であって、前記シフトレジスタ回路のクロックライン
または前記記憶回路のデータラインの少なくとも一方を
複数の内部ラインに分割し、前記シフトレジスタ回路の
伝搬にあわせて、前記内部ラインを時分割に動作または
非動作状態とする制御回路を備えたことを特徴としたも
のであり、クロックラインまたはデータラインの少なく
とも一方を分割し、これら分割した内部ラインを時分割
に駆動することにより、クロックラインまたはデータラ
インの配線負荷容量およびゲート容量を分割数分の１に
することができ、消費電流を少なくすることができると
いう作用を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present invention is a plurality of shift register circuits for sequentially setting data in accordance with a clock signal on a clock line, and synchronous with the operation of each of the shift register circuits. A semiconductor integrated circuit including a plurality of storage circuits for taking in data from data lines, wherein at least one of a clock line of the shift register circuit or a data line of the storage circuit is divided into a plurality of internal lines; In accordance with the propagation of the circuit, a control circuit for operating or not operating the internal line in a time-division manner is provided.At least one of a clock line and a data line is divided, and these divided lines are divided. By driving internal lines in a time-division manner, the wiring load capacitance of clock lines or data lines And the gate capacity can be divided fraction has the effect of being able to reduce the current consumption.
【００１０】請求項２に記載の発明は、上記請求項１に
記載の発明であって、制御回路は、分割した各内部ライ
ンに対応した複数のカウンタから構成され、各カウンタ
はクロックラインのクロック信号をカウントして、対応
する内部ラインを時分割に動作または非動作状態とする
ことを特徴としたものであり、複数のカウンタはそれぞ
れクロックラインのクロック信号をカウントしている
間、対応する内部ラインを動作状態にし、他のカウンタ
が動作している間は対応する内部ラインを非動作状態と
するという作用を有する。According to a second aspect of the present invention, in the first aspect of the present invention, the control circuit includes a plurality of counters corresponding to each of the divided internal lines, and each of the counters includes a clock line. A signal is counted, and a corresponding internal line is activated or deactivated in a time-sharing manner. This has the effect of bringing a line into an operating state and keeping the corresponding internal line inactive while other counters are operating.
【００１１】以下、本発明の実施の形態について、図面
に基づいて説明する。図１は本発明の実施の形態におけ
る半導体集積回路の構成図である。図１において、１〜
４はそれぞれ、No.１，No.ｎ，No.（ｎ＋１），No.Ｎの
シフトレジスタ回路を示しており、これらシフトレジス
タ回路のうち、No.１〜No.ｎのシフトレジスタ回路はそ
れぞれ第１内部クロックライン５に接続され、No.（ｎ
＋１）〜No.Ｎのシフトレジスタ回路はそれぞれ第２内
部クロックライン６に接続されている。上記第１および
第２内部クロックライン５，６は、クロック制御回路７
に接続されており、このクロック制御回路７より外部ク
ロックライン８から入力した外部クロック信号ａを時分
割した内部クロック信号ｂ，ｃが供給される。Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention. In FIG.
Reference numeral 4 denotes shift register circuits No. 1, No. n, No. (n + 1), and No. N. Of these shift register circuits, No. 1 to No. No. (n) is connected to the first internal clock line 5.
+1) to No. N are respectively connected to the second internal clock line 6. The first and second internal clock lines 5 and 6 are connected to a clock control circuit 7.
The clock control circuit 7 supplies internal clock signals b and c obtained by time-dividing the external clock signal a input from the external clock line 8.
【００１２】また９〜12はそれぞれ、No.１，No.ｎ，N
o.（ｎ＋１），No.Ｎの記憶回路を示しており、これら
記憶回路のうち、No.１〜No.ｎの記憶回路はそれぞれ第
１内部データライン13と対応する各No.１〜No.ｎのシフ
トレジスタ回路に接続され、No.（ｎ＋１）〜No.Ｎの記
憶回路はそれぞれ第２内部データライン14と対応する各
No.（ｎ＋１）〜No.Ｎのシフトレジスタ回路に接続され
ている。上記第１および第２内部データライン13，14
は、データ制御回路15に接続されており、このデータ制
御回路15より外部データライン16から入力した外部デー
タｄを時分割した内部データｅ，ｆが供給される。Nos. 9 to 12 are No. 1, No. n and N, respectively.
o (n + 1) and No. N are shown, and among these storage circuits, the storage circuits No. 1 to No. n correspond to the first internal data lines 13 and correspond to the respective No. 1 to No. .n, and the storage circuits of No. (n + 1) to No. N respectively correspond to the second internal data lines 14.
No. (n + 1) to No. N are connected to the shift register circuits. The first and second internal data lines 13, 14
Are connected to a data control circuit 15. The data control circuit 15 supplies internal data e and f obtained by time-dividing the external data d input from the external data line 16.
【００１３】図２にクロック制御回路７およびデータ制
御回路15の内部構成図を示す。クロック制御回路７は、
分割した内部クロックライン５，６に対応した２個のｎ
進カウンタ21，22より構成されている。第１ｎ進カウン
タ21は、外部クロック信号ａをカウントし、カウントし
ている間、外部クロック信号ａに同期して第１内部クロ
ック信号ｂを出力し、さらにデータおよびクロックをイ
ネーブルとするイネーブル信号ｇを制御ライン23を介し
てデータ制御回路15へ出力し、外部クロック信号ａをｎ
個カウントすると、セット信号ｉを第２ｎ進カウンタ22
へ出力し、カウントを中止し、第１内部クロック信号ｂ
をロー（Ｌ）レベルに固定し、イネーブル信号ｇをオフ
｛ロー（Ｌ）レベル｝とする。FIG. 2 shows an internal configuration diagram of the clock control circuit 7 and the data control circuit 15. The clock control circuit 7
Two n's corresponding to the divided internal clock lines 5 and 6
It is composed of binary counters 21 and 22. The first n-ary counter 21 counts the external clock signal a, outputs a first internal clock signal b in synchronization with the external clock signal a while counting, and furthermore, an enable signal g for enabling data and a clock. Is output to the data control circuit 15 via the control line 23, and the external clock signal a
When the count is completed, the set signal i is supplied to the second n-ary counter 22.
To the first internal clock signal b
Is fixed to a low (L) level, and the enable signal g is turned off {low (L) level}.
【００１４】第２ｎ進カウンタ22は、第１ｎ進カウンタ
21よりセット信号を入力すると、１外部クロック信号ａ
をカウントし、この間、外部クロック信号ａに同期して
第２内部クロック信号ｃを出力し、データおよびクロッ
クをイネーブルとするイネーブル信号ｈを制御ライン24
を介してデータ制御回路15へ出力する。また外部クロッ
ク信号ａをｎ個カウントすると、セット信号ｊを第１ｎ
進カウンタ22へ出力し、カウントを中止し、第２内部ク
ロック信号ｃをロー（Ｌ）レベルに固定し、イネーブル
信号ｈをオフ｛ロー（Ｌ）レベル｝とする。The second n-ary counter 22 is a first n-ary counter
When a set signal is input from 21, one external clock signal a
During this time, a second internal clock signal c is output in synchronization with the external clock signal a, and an enable signal h for enabling data and clock is supplied to the control line 24.
To the data control circuit 15 via the. When n external clock signals a are counted, the set signal j is changed to the 1nth
The second internal clock signal c is fixed at a low (L) level, and the enable signal h is turned off {low (L) level}.
【００１５】前記セット信号ｉ，ｊにより２個のｎ進カ
ウンタ21，22は交互に外部クロック信号ａをカウントす
る。データ制御回路15は、データライン16と制御ライン
23，24がそれぞれ接続されたＡＮＤ回路25，26から構成
されている。第１ＡＮＤ回路25は、制御ライン23から第
１イネーブル信号ｇを入力すると、データライン16のデ
ータｄを第１内部データライン13へ出力し、第２ＡＮＤ
回路26は、制御ライン24から第２イネーブル信号ｈを入
力すると、データライン16のデータｄを第２内部データ
ライン14へ出力する。According to the set signals i and j, the two n-ary counters 21 and 22 alternately count the external clock signal a. The data control circuit 15 includes a data line 16 and a control line.
23 and 24 are connected to AND circuits 25 and 26, respectively. When a first enable signal g is input from the control line 23, the first AND circuit 25 outputs data d of the data line 16 to the first internal data line 13, and
Upon receiving the second enable signal h from the control line 24, the circuit 26 outputs the data d of the data line 16 to the second internal data line 14.
【００１６】各々の動作について、図３の動作波形を元
に説明する。なお、シフトレジスタ回路は、No.１からN
o.Ｎの方向へ順にシフトすることとする。まずクロック
制御回路７から出力される第１内部クロック信号ｂの波
形に同期して、タイミング101でNo.１のシフトレジスタ
回路が動作し、タイミング102でNo.ｎのシフトレジスタ
回路が順に動作し、続いてクロック制御回路７から出力
される第２内部クロック信号ｃの波形に同期して、タイ
ミング103でNo.（ｎ＋１）のシフトレジスタ回路が動作
し、タイミング104でNo.Ｎのシフトレジスタ回路が順に
動作する。タイミング101〜タイミング102においては、
第２内部クロック信号ｃは、ロー（Ｌ）レベルに固定さ
れており、タイミング103〜タイミング104では、第１内
部クロック信号ａは、ロー（Ｌ）レベルに固定されてい
る。Each operation will be described based on the operation waveforms shown in FIG. Note that the shift register circuits from No. 1 to N
o.N. First, in synchronization with the waveform of the first internal clock signal b output from the clock control circuit 7, the No. 1 shift register circuit operates at the timing 101, and the No. n shift register circuit sequentially operates at the timing 102. Then, in synchronization with the waveform of the second internal clock signal c output from the clock control circuit 7, the No. (n + 1) shift register circuit operates at the timing 103, and the No. N shift register circuit at the timing 104. Work in order. At timing 101 to timing 102,
The second internal clock signal c is fixed at a low (L) level, and at timings 103 to 104, the first internal clock signal a is fixed at a low (L) level.
【００１７】またタイミング101〜タイミング102におい
ては、第１イネーブル信号ｇがハイ（Ｈ）レベルで出力
されており、データライン13の外部データｄは第１内部
データライン13へ出力され、No.１〜No.ｎの記憶回路は
No.１〜No.ｎのシフトレジスタ回路の出力信号にしたが
い動作に同期して、データライン13から内部データｅを
順に記憶する。またタイミング103〜タイミング104にお
いては、第２イネーブル信号ｈがハイ（Ｈ）レベルで出
力されており、データライン13の外部データｄは第２内
部データライン14へ出力され、No.（ｎ＋１）〜No.Ｎの
記憶回路はNo.（ｎ＋１）〜No.Ｎのシフトレジスタ回路
の出力信号にしたがい動作に同期して、データライン14
から内部データｆを順に記憶する。In the timings 101 to 102, the first enable signal g is output at a high (H) level, the external data d of the data line 13 is output to the first internal data line 13, and ~ No.n memory circuit
The internal data e is sequentially stored from the data line 13 in synchronization with the operation according to the output signals of the shift register circuits No. 1 to No. n. In the timings 103 to 104, the second enable signal h is output at the high (H) level, the external data d of the data line 13 is output to the second internal data line 14, and the data is output from No. (n + 1) to No. (n + 1). In accordance with the output signals of the shift register circuits of No. (n + 1) to No. N, the memory circuit of No.
To the internal data f in order.
【００１８】以上の動作により、従来のシフトレジスタ
回路と同一の機能を有しつつ、クロックライン８の配線
長が1/2になることと、配線に接続されるゲート数が1/2
になるためにクロックラインの配線負荷容量とシフトレ
ジスタ回路のゲート容量を半分にすることができる。な
お、内部クロックの非動作時のクロックの固定は、ハイ
（Ｈ）レベルとすることも可能である。With the above operation, while having the same function as the conventional shift register circuit, the wiring length of the clock line 8 is reduced to half, and the number of gates connected to the wiring is reduced to 1/2.
Therefore, the wiring load capacitance of the clock line and the gate capacitance of the shift register circuit can be halved. Note that the clock can be fixed at a high (H) level when the internal clock is not operating.
【００１９】またクロックにより、取り込まれるデータ
についても上記と同様の動作により、データライン16の
配線長が1/2になることと、配線に接続されるゲート数
が1/2になるためにデータラインの配線負荷容量と記憶
回路のゲート容量を半分にすることができる。実際に従
来の場合と本実施の形態において、数値をいれて比較す
る。回路構成は、シフトレジスタ回路３０個（Ｎ＝３
０）、２４０出力、８ビットデータパラレル入力におい
て、電源電圧５Ｖ、動作周波数３０ＭＨｚ、データの反
転周波数１５ＭＨｚとする。また、各配線の負荷容量を
２ｐＦとすると、充放電電流は、容量×電圧×周波数で
求められるので、下記の演算により合計１．５ｍＡとな
る。The same operation as described above is applied to the data fetched by the clock, so that the wiring length of the data line 16 is reduced by half and the number of gates connected to the wiring is reduced by half. The wiring load capacitance of the line and the gate capacitance of the storage circuit can be halved. Actually, in the conventional case and the present embodiment, numerical values are compared for comparison. The circuit configuration is composed of 30 shift register circuits (N = 3
0), 240 outputs, 8-bit data parallel input, power supply voltage 5 V, operating frequency 30 MHz, data inversion frequency 15 MHz. If the load capacitance of each wiring is 2 pF, the charging / discharging current can be obtained by (capacity × voltage × frequency), so that a total of 1.5 mA is obtained by the following calculation.
【００２０】 データライン； ８×２×１０-12×５×１５×１０6＝１．２ｍＡ クロックライン； ２×１０-12×５×３０×１０6＝０．３ｍＡ 本実施の形態で２分割にした場合を考えると、内部クロ
ックの負荷容量が１ｐＦとなるので、充放電電流は同様
の演算により半分の０．７５ｍＡとなる。このように、
本実施の形態によれば、液晶駆動回路において最も消費
電流が大きいクロックライン８およびデータライン16の
負荷とゲート容量を分割数分の１にすることにより、消
費電流を分割数分の１にすることができ、消費電流を大
幅に抑えることができる。8 × 2 × 10 −12 × 5 × 15 × 10 6 = 1.2 mA Clock line; 2 × 10 −12 × 5 × 30 × 10 6 = 0.3 mA In the present embodiment, the data line is divided into two. In this case, since the load capacity of the internal clock is 1 pF, the charge / discharge current is reduced by half to 0.75 mA by the same calculation. in this way,
According to the present embodiment, the load and the gate capacitance of the clock line 8 and the data line 16 consuming the largest amount of current in the liquid crystal drive circuit are reduced by a factor of 1, thereby reducing the current consumption by a factor of 1. Current consumption can be greatly reduced.
【００２１】なお、本実施の形態では、クロックライン
８およびデータライン16を２分割しているが、いずれか
一方を分割するだけでも、消費電流を従来例と比較して
少なくすることが可能となる。また、本実施の形態で
は、クロックライン８およびデータライン16を２分割し
ているが、シフトレジスタ回路および記憶回路の数が多
くなるに従い、クロックライン８またはデータライン16
の分割数を多くすることで、消費電流を上記実施の形態
の場合と比較してさらに少なくすることが可能となる。In this embodiment, the clock line 8 and the data line 16 are divided into two. However, it is possible to reduce the current consumption by dividing either one of the clock lines 8 and the data line 16 as compared with the conventional example. Become. Further, in the present embodiment, the clock line 8 and the data line 16 are divided into two. However, as the number of shift register circuits and storage circuits increases, the clock line 8 or the data line 16 is divided.
By increasing the number of divisions, the current consumption can be further reduced as compared with the case of the above embodiment.
【００２２】[0022]
【発明の効果】以上のように本発明によれば、クロック
ラインまたはデータラインを時分割に駆動させることに
より、配線の負荷およびゲート容量を減らし、充放電電
流を減らすことができ、消費電流を大幅に抑えることが
できるという有利な効果が得られる。As described above, according to the present invention, by driving the clock line or the data line in a time-division manner, the load and gate capacity of the wiring can be reduced, the charge / discharge current can be reduced, and the current consumption can be reduced. An advantageous effect of being able to greatly suppress is obtained.
【図１】本発明の実施の形態における半導体集積回路の
構成図である。FIG. 1 is a configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention.
【図２】同半導体集積回路のクロック制御回路とデータ
制御回路の構成図である。FIG. 2 is a configuration diagram of a clock control circuit and a data control circuit of the semiconductor integrated circuit.
【図３】同半導体集積回路の駆動波形図である。FIG. 3 is a drive waveform diagram of the semiconductor integrated circuit.
【図４】従来の半導体集積回路の構成図である。FIG. 4 is a configuration diagram of a conventional semiconductor integrated circuit.
【図５】従来の半導体集積回路の駆動波形図である。FIG. 5 is a driving waveform diagram of a conventional semiconductor integrated circuit.
１〜４ シフトレジスタ回路 ５，６ 内部クロックライン ７ クロック制御回路 ８ 外部クロックライン ９〜12 記憶回路 13，14 内部データライン 15 データ制御回路 16 外部データライン 21，22 ｎ進カウンタ 23，24 制御ライン 25，26 ＡＮＤ回路 ａ 外部クロック信号 ｂ，ｃ 内部クロック信号 ｄ 外部データ ｅ，ｆ 内部データ ｇ，ｈ イネーブル信号 ｉ，ｊ セット信号 1 to 4 shift register circuit 5, 6 internal clock line 7 clock control circuit 8 external clock line 9 to 12 storage circuit 13, 14 internal data line 15 data control circuit 16 external data line 21, 22 n-ary counter 23, 24 control line 25, 26 AND circuit a External clock signal b, c Internal clock signal d External data e, f Internal data g, h Enable signal i, j Set signal
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 5/15 Ｇ Ｈ０３Ｋ 5/15 Ｆターム(参考） 5B079 BA12 BB04 BC01 DD08 5C006 BB11 BC12 BC16 BF03 BF04 BF05 BF22 BF26 EB05 FA37 FA47 5C080 AA10 BB05 DD24 DD26 FF09 JJ02 JJ04 5F038 CA07 CD05 CD06 CD12 CD13 DF05 DF08 EZ20 5J039 EE06 EE28 KK10 KK23 KK26 MM04 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H01L 21/822 H03K 5/15 G H03K 5/15 F term (Reference) 5B079 BA12 BB04 BC01 DD08 5C006 BB11 BC12 BC16 BF03 BF04 BF05 BF22 BF26 EB05 FA37 FA47 5C080 AA10 BB05 DD24 DD26 FF09 JJ02 JJ04 5F038 CA07 CD05 CD06 CD12 CD13 DF05 DF08 EZ20 5J039 EE06 EE28 KK10 KK23 KK26 MM04
Claims (2)
次にデータをセットしていく複数のシフトレジスタ回路
と、前記各シフトレジスタ回路の動作に同期してデータ
ラインよりデータを取り込む複数の記憶回路を備えた半
導体集積回路であって、 前記シフトレジスタ回路のクロックラインまたは前記記
憶回路のデータラインの少なくとも一方を複数の内部ラ
インに分割し、 前記シフトレジスタ回路の伝搬にあわせて、前記内部ラ
インを時分割に動作または非動作状態とする制御回路を
備えたことを特徴とする半導体集積回路。1. A semiconductor device comprising: a plurality of shift register circuits for sequentially setting data according to a clock signal of a clock line; and a plurality of storage circuits for taking in data from a data line in synchronization with the operation of each of the shift register circuits. A semiconductor integrated circuit, wherein at least one of a clock line of the shift register circuit and a data line of the storage circuit is divided into a plurality of internal lines, and the internal lines are time-divided in accordance with propagation of the shift register circuit. A semiconductor integrated circuit, comprising: a control circuit for operating or not operating.
応した複数のカウンタから構成され、各カウンタはクロ
ックラインのクロック信号をカウントして、対応する内
部ラインを時分割に動作または非動作状態とすることを
特徴とする請求項１に記載の半導体集積回路。2. The control circuit comprises a plurality of counters corresponding to each divided internal line, each counter counts a clock signal of a clock line, and operates or deactivates the corresponding internal line in a time-division manner. 2. The semiconductor integrated circuit according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602899A JP3886301B2 (en) | 1999-07-30 | 1999-07-30 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001042813A true JP2001042813A (en) | 2001-02-16 |
| JP3886301B2 JP3886301B2 (en) | 2007-02-28 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21602899A Expired - Fee Related JP3886301B2 (en) | 1999-07-30 | 1999-07-30 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3886301B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004095466A1 (en) * | 2003-04-23 | 2006-07-13 | 富士通株式会社 | Semiconductor memory device |
| JP2007272127A (en) * | 2006-03-31 | 2007-10-18 | Nec Electronics Corp | Semiconductor integrated circuit device, shift register circuit, and driving circuit for display device |
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- 1999-07-30 JP JP21602899A patent/JP3886301B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004095466A1 (en) * | 2003-04-23 | 2006-07-13 | 富士通株式会社 | Semiconductor memory device |
| JP4576237B2 (en) * | 2003-04-23 | 2010-11-04 | 富士通セミコンダクター株式会社 | Semiconductor memory device |
| JP2007272127A (en) * | 2006-03-31 | 2007-10-18 | Nec Electronics Corp | Semiconductor integrated circuit device, shift register circuit, and driving circuit for display device |
| US7859509B2 (en) | 2006-03-31 | 2010-12-28 | Nec Electronics Corporation | Semiconductor integrated circuit device used in data line driver of plane type display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3886301B2 (en) | 2007-02-28 |
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