JPS6148258A - シリアルデ−タ伝送装置 - Google Patents
シリアルデ−タ伝送装置Info
- Publication number
- JPS6148258A JPS6148258A JP59169412A JP16941284A JPS6148258A JP S6148258 A JPS6148258 A JP S6148258A JP 59169412 A JP59169412 A JP 59169412A JP 16941284 A JP16941284 A JP 16941284A JP S6148258 A JPS6148258 A JP S6148258A
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- JP
- Japan
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- transmission
- data
- memory
- buffer
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、データウェイを介してシリアルにデータの伝
送を行うシリアルデータ伝送装置に関するものである。
送を行うシリアルデータ伝送装置に関するものである。
［発明の技、術的背ｍとその問題点］
近年、プラントを制御するコンビコータシステムは分散
化の傾向にあり、第５図に示すように各所に配置された
複数のコンＩ・ローラ４の間をデータウェイ３で結ぶシ
リアル伝送システムが広く使われている。
化の傾向にあり、第５図に示すように各所に配置された
複数のコンＩ・ローラ４の間をデータウェイ３で結ぶシ
リアル伝送システムが広く使われている。
シリアル伝送は第６図に示すように各所のセン号やアク
チュエータ２と中央操作ｖ１とを個々にケーブルで結ん
でいた従来の場合に比してケーブル数をＩ’ｉｌｌ減で
きると共に、どこか−ケ所のコントローラが故障しても
、シリアル伝送さえ生きていれば他へその故障の彰−が
及ばないという利点がある。
チュエータ２と中央操作ｖ１とを個々にケーブルで結ん
でいた従来の場合に比してケーブル数をＩ’ｉｌｌ減で
きると共に、どこか−ケ所のコントローラが故障しても
、シリアル伝送さえ生きていれば他へその故障の彰−が
及ばないという利点がある。
またシリアル伝送は１本のケーブルでデータの伝送がで
きるので、それだけ故ＰＪ率を低減できるばかりでなく
、保護回路の多重化が］スト面からも容易である。
゛ 一ヒ述のＪ、うにシリアル伝送はマクロなレベルでプラ
ンｈ全体の統括制御に有利であるが、ミクロなレベルで
も１つの一］ント［Ｉ−ラ内の有効な下１ミコニクージ
ョン手段となる。 ・近年、マイクロプロセ
ッサ（ＩＣチップ）は、イクロプロセッ号を機器に組み
込んで機器固有の仕事を実行さける専用コントローラと
しての利用、が増加している。
きるので、それだけ故ＰＪ率を低減できるばかりでなく
、保護回路の多重化が］スト面からも容易である。
゛ 一ヒ述のＪ、うにシリアル伝送はマクロなレベルでプラ
ンｈ全体の統括制御に有利であるが、ミクロなレベルで
も１つの一］ント［Ｉ−ラ内の有効な下１ミコニクージ
ョン手段となる。 ・近年、マイクロプロセ
ッサ（ＩＣチップ）は、イクロプロセッ号を機器に組み
込んで機器固有の仕事を実行さける専用コントローラと
しての利用、が増加している。
また１つの制御装昭内に多数のマイクロブロゼ□ッザが
使われることが多く、例えば第７図に示すように制御演
算を行うＣＰＵ部（中央処理演算部）７と、Ｐ２Ｏ部（
入出力制御部）８、他の機器と、のインタフェース部６
などにもそれぞ、れマイクロプロセッサが用いられるが
、これらのマルチプロセッサシステムではマイク１］プ
ロセツサーでデータの交換が必要であり、多くの場合シ
リアル伝送が有効である。
使われることが多く、例えば第７図に示すように制御演
算を行うＣＰＵ部（中央処理演算部）７と、Ｐ２Ｏ部（
入出力制御部）８、他の機器と、のインタフェース部６
などにもそれぞ、れマイクロプロセッサが用いられるが
、これらのマルチプロセッサシステムではマイク１］プ
ロセツサーでデータの交換が必要であり、多くの場合シ
リアル伝送が有効である。
例えば第７図におりるＰＩＯ部８は、一般に耐ノイズ性
や機器配置の制約等によりセンサやアクチュエータの近
くに配置されるのでＣＰ Ｕ部７から離れている場合が
多く、このような０１０部７どＰＩＯ部８間をシリアル
伝送で結ぶ方法は機器の分散化どケーブル数の削減に効
宋的である。
や機器配置の制約等によりセンサやアクチュエータの近
くに配置されるのでＣＰ Ｕ部７から離れている場合が
多く、このような０１０部７どＰＩＯ部８間をシリアル
伝送で結ぶ方法は機器の分散化どケーブル数の削減に効
宋的である。
但し、シリアル伝送は多くの部品と複雑なブ［ｌト：＋
ｊ’ｖ’ ＜・ソフトウｌ）ｌ ）を必要とＪ−ると
いう問題があり、特に第８図に示１．」：うに多くにＰ
ＩＯ部８がＣＰＬＪ部７に結合されるときは、多くの伝
送部が必要となり、全体として大量の部品お専びソフト
ウェアが必要となってくる。
ｊ’ｖ’ ＜・ソフトウｌ）ｌ ）を必要とＪ−ると
いう問題があり、特に第８図に示１．」：うに多くにＰ
ＩＯ部８がＣＰＬＪ部７に結合されるときは、多くの伝
送部が必要となり、全体として大量の部品お専びソフト
ウェアが必要となってくる。
従来のシリアル伝送には一般にＤＭＡ （直接メモリア
クセス）コントローラが用いられており、その基本構成
は第９図に示す通りである。
クセス）コントローラが用いられており、その基本構成
は第９図に示す通りである。
第９図において、データ伝、送部１１からのデータ伝送
要求をり、ＭＡ、：１ン１〜［ｌ−ラ１３が受けると、
ＤＭ、Ａ−１１ントローラ１３は、ｃ ｐ Ｕ １２か
らバス１６の使用権を獲得してメモリ１４に対して自ら
アドレスを出力し、順次データを読出して伝送部バッフ
ァへ転送する。
要求をり、ＭＡ、：１ン１〜［ｌ−ラ１３が受けると、
ＤＭ、Ａ−１１ントローラ１３は、ｃ ｐ Ｕ １２か
らバス１６の使用権を獲得してメモリ１４に対して自ら
アドレスを出力し、順次データを読出して伝送部バッフ
ァへ転送する。
必要なデータ昂の転送が終了すると、割込処理回路１５
を通じてＣＰ Ｕ １２へ割込みをかけ、再び通常ルー
チンに戻る。
を通じてＣＰ Ｕ １２へ割込みをかけ、再び通常ルー
チンに戻る。
この場合は割込処理回路１５やＩ）ＭＡ：］ン１〜ロー
ラ１３といった周辺回路が必要となるばかりでなく、割
込処理ルーチン等によってソフトウェアも複雑になると
いう問題がある。
ラ１３といった周辺回路が必要となるばかりでなく、割
込処理ルーチン等によってソフトウェアも複雑になると
いう問題がある。
これに対して第１０図に示すようにバッファを用いたシ
リアル伝送方式があり、この場合はデータ伝送部１１か
ら直接にアクセスできる伝送用のデータメモリ２２を設
けると共に、ＣＰ Ｌｌ １２に繋がるコモンデータバ
ス１６Ｂとデータメモリ２２との間にバッファ２３を設
け、演算用メモリ１４上で作成された伝送データは、Ｃ
ＰＵ１２によってバッファに送り込まれるとぐあどは伝
送部からのバッファコントロール信号２４によって伝送
データメモリ２２へ転送される。
リアル伝送方式があり、この場合はデータ伝送部１１か
ら直接にアクセスできる伝送用のデータメモリ２２を設
けると共に、ＣＰ Ｌｌ １２に繋がるコモンデータバ
ス１６Ｂとデータメモリ２２との間にバッファ２３を設
け、演算用メモリ１４上で作成された伝送データは、Ｃ
ＰＵ１２によってバッファに送り込まれるとぐあどは伝
送部からのバッファコントロール信号２４によって伝送
データメモリ２２へ転送される。
−に２第１０図の方式を用いると第９図に示す従来のＤ
ＭＡ方式に比べて装置の小型化、ソフトウェアの簡便化
を図ることが可能であるが、送信側と受信側との実際の
データ伝送に要する時間は別として、ＣＰＵが演算用メ
モリ上で送信すべきデータを作成した後、その演算用メ
モリと伝送用データメモリとの間でデータ転送を行わな
ければなら４Ｔいので、高速伝送を要求されるシステｌ
＼への適用は困難である。
ＭＡ方式に比べて装置の小型化、ソフトウェアの簡便化
を図ることが可能であるが、送信側と受信側との実際の
データ伝送に要する時間は別として、ＣＰＵが演算用メ
モリ上で送信すべきデータを作成した後、その演算用メ
モリと伝送用データメモリとの間でデータ転送を行わな
ければなら４Ｔいので、高速伝送を要求されるシステｌ
＼への適用は困難である。
これはデータ伝送部ににって伝送可能なデータの作成に
関する第１１図のタイミングヂャーｉ〜に示すように、
演算メ干り土でのデータ作成と伝送データメモリへの転
送に別個の時間を必要とし、それだ【Ｊ処理時間が長く
なるからである。
関する第１１図のタイミングヂャーｉ〜に示すように、
演算メ干り土でのデータ作成と伝送データメモリへの転
送に別個の時間を必要とし、それだ【Ｊ処理時間が長く
なるからである。
［発明の目的］
本発明は伝送データメモリをダブルバッファにすること
によってｏ Ｍ Ａ ”＋ントｎ−ラや割込処理回路な
どの周辺回路を不用にすると共２に、ＣＰ Ｕの演算用
メモリから伝送用のデータメモリへのデータ転送を不用
とし、これによって装置の小形化、ソフトウェアの簡素
化およびデータ伝送の高速化をはかったシリアルデータ
伝送装置を捏供す丞ことを目的としている。
によってｏ Ｍ Ａ ”＋ントｎ−ラや割込処理回路な
どの周辺回路を不用にすると共２に、ＣＰ Ｕの演算用
メモリから伝送用のデータメモリへのデータ転送を不用
とし、これによって装置の小形化、ソフトウェアの簡素
化およびデータ伝送の高速化をはかったシリアルデータ
伝送装置を捏供す丞ことを目的としている。
［発明の概要］
本発明は、ＣＩ） Ｕ部、データ伝送部および伝送デー
タメモリを備え、データウェイを介してシリアルにデー
タの伝送を行うシリアルデータ伝送装置において、１配
伝送データメモリを一ト記ＣＰＵ部およびデータ伝送部
から並行してアクセスできるダブルバッファ方式にする
と共に、ＣＰＵ部からのアドレスとデータ伝送部からの
アドレスを切換えるマルチプレク１すと、ＣＰ Ｕ部か
ら上記伝送データメモリに面接リード・ライ１〜するこ
とを可能と覆る双方向バッファを設け、これによって伝
送データメモリを演専用メモリと伝送用メモリとに兼用
してデータの伝送を書込みと平行して行わせ、装置の小
形化、ソフ］−ウェアの簡素化およびデータ伝送の高速
化をはかったものである。
タメモリを備え、データウェイを介してシリアルにデー
タの伝送を行うシリアルデータ伝送装置において、１配
伝送データメモリを一ト記ＣＰＵ部およびデータ伝送部
から並行してアクセスできるダブルバッファ方式にする
と共に、ＣＰＵ部からのアドレスとデータ伝送部からの
アドレスを切換えるマルチプレク１すと、ＣＰ Ｕ部か
ら上記伝送データメモリに面接リード・ライ１〜するこ
とを可能と覆る双方向バッファを設け、これによって伝
送データメモリを演専用メモリと伝送用メモリとに兼用
してデータの伝送を書込みと平行して行わせ、装置の小
形化、ソフ］−ウェアの簡素化およびデータ伝送の高速
化をはかったものである。
［発明の実施例１
本発明の一実施例を第１図に示す。送信側と受信側は同
じ構成なので、第１図は送信側のみを示している。
じ構成なので、第１図は送信側のみを示している。
第１図にお（：Ｊる主な構成要素は、ＣＰｔＪ１２、デ
ータ伝送部１１、ＣＰ ＩＪ及び伝送部の両方からアク
セス可能ｈダブルバッファ方式の伝送データメモリ３２
、伝送データメモリへのアドレス情報を切換えるマルチ
プレクリ３４、およびＣＰＵ１２から伝送データメモリ
３２に対１７のリードおよびライトデータの流れの方向
を切換える双方向バッファ３３である。
ータ伝送部１１、ＣＰ ＩＪ及び伝送部の両方からアク
セス可能ｈダブルバッファ方式の伝送データメモリ３２
、伝送データメモリへのアドレス情報を切換えるマルチ
プレクリ３４、およびＣＰＵ１２から伝送データメモリ
３２に対１７のリードおよびライトデータの流れの方向
を切換える双方向バッファ３３である。
データ伝送部１１は、ＣＰＵ１２からの一１ント［１−
ル信号によってブロセツ１）間またはｒ−） Ｉ ０間
にて簡便にシリアル伝送を行わせる伝送用１チップ１−
８ｌである。
ル信号によってブロセツ１）間またはｒ−） Ｉ ０間
にて簡便にシリアル伝送を行わせる伝送用１チップ１−
８ｌである。
伝）スデータメモリ３２は、ンルブーブレクサ３４でｊ
′ドレス信号を切換えることによってＣＰｔＪ１２どデ
ータ伝送部１１との双方からアクセス領域なデュアルポ
ートメモリである。
′ドレス信号を切換えることによってＣＰｔＪ１２どデ
ータ伝送部１１との双方からアクセス領域なデュアルポ
ートメモリである。
また伝送データメモリ３２は、ＣＰＵ１２から双方向バ
ッファ３３を通して直接にリード／ライ１〜できるよう
に、ＣＰＩＪ１２のメモリアドレス空間の一部に置かれ
る。
ッファ３３を通して直接にリード／ライ１〜できるよう
に、ＣＰＩＪ１２のメモリアドレス空間の一部に置かれ
る。
次に第１図にお（プる伝送用データの伝送データメモリ
３２への書込み動作と、その送信動作を第２図を参照し
て説明する。
３２への書込み動作と、その送信動作を第２図を参照し
て説明する。
伝送データメモリ３２は、ＣＰＵ１２および伝送部１１
の両方からアクレス可能なデュアルポートメモリであり
、そのアドレス領域を２分したダブルバッファとして使
用され、伝送部１１からアクセスによって片方のメモリ
バッファ領域に書かれている伝送データを送信している
際中にもＣＰ Ｕ １２から双方向バッファ７３３を通
して他方のメモリバッファ領域で直接にリード／ライト
を行いながら次に送信ずべきデータの書込み動作を進め
ることができる。
の両方からアクレス可能なデュアルポートメモリであり
、そのアドレス領域を２分したダブルバッファとして使
用され、伝送部１１からアクセスによって片方のメモリ
バッファ領域に書かれている伝送データを送信している
際中にもＣＰ Ｕ １２から双方向バッファ７３３を通
して他方のメモリバッファ領域で直接にリード／ライト
を行いながら次に送信ずべきデータの書込み動作を進め
ることができる。
この場合、双り向バッファのデータ移動方向は、伝送部
１１からのＤ Ｉ Ｒ信号によってコントロールされる
。
１１からのＤ Ｉ Ｒ信号によってコントロールされる
。
なお伝送データメモリ３２のアク［スに際しては、ＣＰ
ＬＪ １２からと伝送部１１からとのバス競合が起り
得るが、常に伝送部１１からのアクセスを優先させ、そ
の間ＣＰ Ｕ １２からのアクセスをＷ Ａｌ ｔ Ｔ
させる。
ＬＪ １２からと伝送部１１からとのバス競合が起り
得るが、常に伝送部１１からのアクセスを優先させ、そ
の間ＣＰ Ｕ １２からのアクセスをＷ Ａｌ ｔ Ｔ
させる。
バス優先権のコントロールは、伝送部１１からのＲＦＡ
ＤＹ信号によって行われる。
ＤＹ信号によって行われる。
以上のようにして伝送データメモリ３２へのＣＰＵ１２
からの書込みと、伝送部１１による送信とを並行して行
わせ、その摺込みと送信とが終了した時魚で伝送データ
メ憤り：３２のバッファ領域を反転させる。
からの書込みと、伝送部１１による送信とを並行して行
わせ、その摺込みと送信とが終了した時魚で伝送データ
メ憤り：３２のバッファ領域を反転させる。
これによって今まで伝送用とｌ）て読出しアクセスを受
（１ていたメモリ空間は今度はＣＰＵ １２７＋１ ＋
らの次の送信に備えた７クゼスを受（プることに１．Ｔ
す、逆にいままでＣＰＵ１２からアクセスを受けて送信
データの書込みを行ってυＡｋメモリ空間は伝送部１１
からの送信のためのアクセス領域となる。
（１ていたメモリ空間は今度はＣＰＵ １２７＋１ ＋
らの次の送信に備えた７クゼスを受（プることに１．Ｔ
す、逆にいままでＣＰＵ１２からアクセスを受けて送信
データの書込みを行ってυＡｋメモリ空間は伝送部１１
からの送信のためのアクセス領域となる。
すなわら、ある条件成ｔ’／ごどにダブルバッファとし
て用いた伝送データメモリ３２のバッファポインタを反
転さｔ！ながら、一方を伝送用として、他方をデータの
演算および次の送信のための出込め用として、両動作を
並行して行わせる。
て用いた伝送データメモリ３２のバッファポインタを反
転さｔ！ながら、一方を伝送用として、他方をデータの
演算および次の送信のための出込め用として、両動作を
並行して行わせる。
上記バッファポインタ反転の条件とは、［送信データの
書込み動作終了時に送信中でない１、□または「書込み
動作終了時点から次ａ３書込み動作開始時点までに送信
終了となっｌｃ」のいずれかである。
書込み動作終了時に送信中でない１、□または「書込み
動作終了時点から次ａ３書込み動作開始時点までに送信
終了となっｌｃ」のいずれかである。
バッファポインタの反転条件をこのように設定する理由
は、送信データの書込み中或いは送信中に反転が生じで
間違ったデータが送信されるのを防ぐためと、書込み終
了後反転が行われないまま同じバッファ領域にＣＩｊＵ
からのアクセスが生じて送信のために書込んだデータを
壊してしまうことを防ぐためである。
は、送信データの書込み中或いは送信中に反転が生じで
間違ったデータが送信されるのを防ぐためと、書込み終
了後反転が行われないまま同じバッファ領域にＣＩｊＵ
からのアクセスが生じて送信のために書込んだデータを
壊してしまうことを防ぐためである。
条件成☆の判定は、例えば送信データの書込み中にはあ
る信号（Ｗ Ｐ ＯＩ）信号）をｌｏｗにしておぎ、書
込み終了時にその信号を１０１１にして伝送部へ知らせ
ることにより可能である。
る信号（Ｗ Ｐ ＯＩ）信号）をｌｏｗにしておぎ、書
込み終了時にその信号を１０１１にして伝送部へ知らせ
ることにより可能である。
最新の情報を送信するためには、上述の条件に従って確
実にバッファポインタの反転が行われなければならない
。
実にバッファポインタの反転が行われなければならない
。
送信モードには、ＣＰｕ１２からの送信要求信号に従っ
て送信開始する］マント［−ドと、ＣＰＵとは無関係に
一定間隔で送信開始するフリーランモードがある。
て送信開始する］マント［−ドと、ＣＰＵとは無関係に
一定間隔で送信開始するフリーランモードがある。
］マントモードの峙は、反転条ｆ１の成立をＷ ｌ）
ＯＤ信号ににつて確認して送信開始］マント信号Ｘ Ｃ
ＯＭを出すことができるので問題ないが、フリーランモ
ードの時は、伝送データメモリ３２への書込みと送信ど
が１１同期に行われるので、この場合は例λば下記の方
法を用いて−Ｌ ｉＡｉの茶杓を満足さ（↓る。
ＯＤ信号ににつて確認して送信開始］マント信号Ｘ Ｃ
ＯＭを出すことができるので問題ないが、フリーランモ
ードの時は、伝送データメモリ３２への書込みと送信ど
が１１同期に行われるので、この場合は例λば下記の方
法を用いて−Ｌ ｉＡｉの茶杓を満足さ（↓る。
１なわち、第３図のタイムチャートに示すように送信中
の期間ＴＸｒｌを書込み中て・ない期間Ｔｗｗよりも常
に短く設定する方法、または、バッファポインタの反転
が行われたことをあるステータス信号（ＳＲＷＲ信号）
によって確認する方法を用いる。
の期間ＴＸｒｌを書込み中て・ない期間Ｔｗｗよりも常
に短く設定する方法、または、バッファポインタの反転
が行われたことをあるステータス信号（ＳＲＷＲ信号）
によって確認する方法を用いる。
前者では、第３図のケース２に示すように書込み終了時
点でまだ送信中であっても次の、書込み開始までには必
ず送信終了どなり、第３図におＩｊる矢印の時点でバッ
フ７ポインタの反転が行われる。
点でまだ送信中であっても次の、書込み開始までには必
ず送信終了どなり、第３図におＩｊる矢印の時点でバッ
フ７ポインタの反転が行われる。
後者では、例えば書込みを行う際に前回と同じメモリバ
ッファ上へのアクセス要求がある場合にステータス信号
を出し、書込み終了後、再度書込み信号出力を試行して
みてステータス信号の状態を判別し、メモリバッファが
前回と異なる状態になるまでその試行を繰返すことによ
ってメモリバッファ反転を確認する。
ッファ上へのアクセス要求がある場合にステータス信号
を出し、書込み終了後、再度書込み信号出力を試行して
みてステータス信号の状態を判別し、メモリバッファが
前回と異なる状態になるまでその試行を繰返すことによ
ってメモリバッファ反転を確認する。
またデータ伝送部によって伝送可能なデータの作成に要
する時間を第４図のタイムチャー］〜に示Ｊが、これを
第１１図に示Ｊ従来の場合と比較すると、伝送データの
メモリ１−での転送を必要どしない分だけ時間をう１０
縮できる。
する時間を第４図のタイムチャー］〜に示Ｊが、これを
第１１図に示Ｊ従来の場合と比較すると、伝送データの
メモリ１−での転送を必要どしない分だけ時間をう１０
縮できる。
［発明の効果］
以」−説明したように本発明のシリアルデータ伝送装置
では、ＣＰＵは、送信すべきデータを伝送データメモリ
に書込みさえすれば実際の送信は伝送部が別途行うので
、伝送部が送信中にＣＰ Ｕは演粋その他、次の送信デ
ータの書込み動作を行うことができる。
では、ＣＰＵは、送信すべきデータを伝送データメモリ
に書込みさえすれば実際の送信は伝送部が別途行うので
、伝送部が送信中にＣＰ Ｕは演粋その他、次の送信デ
ータの書込み動作を行うことができる。
１． また伝送データメモリは、双方向バッファによ
りＣＰ Ｕからリード、ライトができるので通常の演算
用メモリとしても利用でき、書込んだデータを、別に送
信用メモリを設けて移し替える必要がない。」−記のこ
とと合わせて従来より高速の伝送が可能である。
りＣＰ Ｕからリード、ライトができるので通常の演算
用メモリとしても利用でき、書込んだデータを、別に送
信用メモリを設けて移し替える必要がない。」−記のこ
とと合わせて従来より高速の伝送が可能である。
さらに外付けのハードウェアとしては、伝送データメモ
リ、双方向バッファおよびマルチプレクリだけでよく、
従ってｒ）ＭＡ−１ントローラや割込処即１６１路等の
周辺回路を削減することができ、装置ＷＩの小形化とソ
フ１〜つ【アの簡素化を実現できる。
リ、双方向バッファおよびマルチプレクリだけでよく、
従ってｒ）ＭＡ−１ントローラや割込処即１６１路等の
周辺回路を削減することができ、装置ＷＩの小形化とソ
フ１〜つ【アの簡素化を実現できる。
第１図は本発明の一実施例を示す系統図、第２図は第１
図の具体的４「訂細図、第３図および第４図はそれぞれ
本発明のφ１１作を小すタイムチャート、第５図はシリ
アル伝送システ１１の一般的な系統図、第６図は各個ケ
ーブルを用いた伝送システムの一般的な系統図、第７図
および第８図はそれぞれマルヂプ［１セツサシステムの
一＝一般的な系統図、第９図はＤＭＡコントローラを用
いた従来のシリアル伝送装置の一例を示覆系統図、第１
０図はバッファを用いた従来のシリアル伝送装置の一例
を示す系統図、第１１図は第１０図の動作を示すタイム
チャートである。 １１・・・データ伝送部 １２・・・ＣＰ ＬＪ １６Ａ・・・コモンアトＩノスバス １６Ｂ・・・コモンデータバス ３２・・・伝送データメ干り ３３・・・双方向バッファ ３４・・・マルチプレクサ （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名） 第 １ 図 第 ２ 図 ３乙 第 ３ 図 第 ５ 図 ？ 第 ６ 図 ？ 第 ７ 図 を 第 ８ 図
図の具体的４「訂細図、第３図および第４図はそれぞれ
本発明のφ１１作を小すタイムチャート、第５図はシリ
アル伝送システ１１の一般的な系統図、第６図は各個ケ
ーブルを用いた伝送システムの一般的な系統図、第７図
および第８図はそれぞれマルヂプ［１セツサシステムの
一＝一般的な系統図、第９図はＤＭＡコントローラを用
いた従来のシリアル伝送装置の一例を示覆系統図、第１
０図はバッファを用いた従来のシリアル伝送装置の一例
を示す系統図、第１１図は第１０図の動作を示すタイム
チャートである。 １１・・・データ伝送部 １２・・・ＣＰ ＬＪ １６Ａ・・・コモンアトＩノスバス １６Ｂ・・・コモンデータバス ３２・・・伝送データメ干り ３３・・・双方向バッファ ３４・・・マルチプレクサ （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名） 第 １ 図 第 ２ 図 ３乙 第 ３ 図 第 ５ 図 ？ 第 ６ 図 ？ 第 ７ 図 を 第 ８ 図
Claims (1)
- ＣＰＵ部、データ伝送部および伝送データメモリを備え
、データウェイを介してシリアルにデータの伝送を行う
シリアルデータ伝送装置において、上記伝送データメモ
リを上記ＣＰＵ部およびデータ伝送部から並行してアク
セスできるダブルバッファ方式にすると共に、ＣＰＵ部
からのアドレスとデータ伝送部からのアドレスを切換え
るマルチプレクサと、ＣＰＵ部から上記伝送データメモ
リに直接リード・ライトすることを可能とする双方向バ
ッファを設けたことを特徴とするシリアルデータ伝送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169412A JPS6148258A (ja) | 1984-08-15 | 1984-08-15 | シリアルデ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169412A JPS6148258A (ja) | 1984-08-15 | 1984-08-15 | シリアルデ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148258A true JPS6148258A (ja) | 1986-03-08 |
Family
ID=15886116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169412A Pending JPS6148258A (ja) | 1984-08-15 | 1984-08-15 | シリアルデ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148258A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220000A (ja) * | 1988-02-27 | 1989-09-01 | Ishida Scales Mfg Co Ltd | 電子秤シリアル通信接続装置 |
| US5370142A (en) * | 1992-11-10 | 1994-12-06 | Tokyo Electron Limited | Substrate washing device |
| US6059891A (en) * | 1997-07-23 | 2000-05-09 | Tokyo Electron Limited | Apparatus and method for washing substrate |
| US6115867A (en) * | 1997-08-18 | 2000-09-12 | Tokyo Electron Limited | Apparatus for cleaning both sides of substrate |
| US6431184B1 (en) | 1997-08-05 | 2002-08-13 | Tokyo Electron Limited | Apparatus and method for washing substrate |
| JP2015511748A (ja) * | 2012-03-14 | 2015-04-20 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 多チャンネルのセンサユニット、およびこれに対応する作動方法 |
-
1984
- 1984-08-15 JP JP59169412A patent/JPS6148258A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220000A (ja) * | 1988-02-27 | 1989-09-01 | Ishida Scales Mfg Co Ltd | 電子秤シリアル通信接続装置 |
| US5370142A (en) * | 1992-11-10 | 1994-12-06 | Tokyo Electron Limited | Substrate washing device |
| US6059891A (en) * | 1997-07-23 | 2000-05-09 | Tokyo Electron Limited | Apparatus and method for washing substrate |
| US6431184B1 (en) | 1997-08-05 | 2002-08-13 | Tokyo Electron Limited | Apparatus and method for washing substrate |
| US6115867A (en) * | 1997-08-18 | 2000-09-12 | Tokyo Electron Limited | Apparatus for cleaning both sides of substrate |
| US6276378B1 (en) | 1997-08-18 | 2001-08-21 | Tokyo Electron Limited | Apparatus for cleaning both sides of substrate |
| JP2015511748A (ja) * | 2012-03-14 | 2015-04-20 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 多チャンネルのセンサユニット、およびこれに対応する作動方法 |
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