JPS6145549Y2 - - Google Patents

Description

【考案の詳細な説明】 〔概要〕 装置間に、並列な信号線で制御信号を送受させ
るシステムで、並列信号線に論理エラーを検出す
る回路を接続し、信号線によるエラーを検出し
た。[Detailed description of the invention] [Summary] This is a system in which control signals are sent and received between devices using parallel signal lines, and a logic error detection circuit is connected to the parallel signal lines to detect errors caused by the signal lines.

〔産業上の利用分野〕[Industrial application field]

本考案は電子計算機器のユニツト間の制御信号
の確認方法に係り、特にチエツク回路を設け該制
御信号をインターフエイス規約に基づいて確認す
るようにした電子計算機故障検出装置に関する。 The present invention relates to a method for checking control signals between units of electronic computing equipment, and more particularly to an electronic computer failure detection apparatus that includes a check circuit and checks the control signals based on interface regulations.

各メーカ共電子計算機におけるRAS機能の比
重は大きくなつてきている。また、RAS機能な
しでは電子計算機は考えられなくなつてきてい
る。 The importance of RAS functions in computers made by various manufacturers is increasing. Furthermore, it has become impossible to imagine a computer without the RAS function.

〔従来の技術〕[Conventional technology]

従来電子計算機の本体系における、内部回路故
障検出方式としてはデータバスのパリテイビツト
付加による、パリテイチエツク方式が知られてい
る。即ちデータバスには常にパリテイビツトを付
加しデータバス上のデータは、このパリテイビツ
トにより正当性を確認されながら各ポート間で受
渡される。この方法ではデータ化け等の検出には
かなり有効であつた。更に、データ送受を行うシ
ステムで、データの内容を取扱うソフトウエア
で、受取つたデータの正誤を判別し誤つたデータ
はそのソフトウエアて廃棄したり、或はアラーム
通知したりしている。（特開昭53−39018号公報） 〔考案が解決しようとする問題点〕 しかし、コントロールバスの信号線自体に流れ
る信号はほとんど正当性が確認されずに動作して
いるのが現状であり、上記の如く、データの内容
を取扱うソフトウエアで、データの正誤を判断し
ても、そのソフトウエアにそのデータが受渡され
る迄の間に介入するソフトウエア及びハードウエ
アの何れが誤りであるか不明状態となる。しか
も、アラーム出力が制御信号が受取られた後にな
つて出力される。したがつて、従来ではバス信号
線自体に流れる制御信号に誤信号が発生した場合
は誤動作またはハングアツプ状態となり、これを
探索するためには各制御信号を取り出し、ロジツ
クスコープ等により、各制御信号を確認するしか
方法がなく、多くの時間と労力を必要としてい
た。 Conventionally, as a method for detecting internal circuit failures in main body systems of electronic computers, a parity check method is known that involves adding a parity bit to a data bus. That is, a parity bit is always added to the data bus, and data on the data bus is passed between each port while its validity is confirmed by this parity bit. This method was quite effective in detecting garbled data. Furthermore, in a system that sends and receives data, software that handles the data content determines whether the received data is correct or incorrect, and if the data is incorrect, the software discards it or issues an alarm. (Japanese Unexamined Patent Publication No. 53-39018) [Problem that the invention aims to solve] However, the current situation is that the signals flowing through the signal line of the control bus itself operate without checking their validity. As mentioned above, even if software that handles data contents determines whether the data is correct or incorrect, which of the software or hardware that intervenes before the data is delivered to the software is at fault? It becomes an unknown state. Moreover, the alarm output is output only after the control signal is received. Therefore, in the past, if an erroneous signal occurred in the control signal flowing through the bus signal line itself, it would result in a malfunction or a hang-up state. There was no other way to confirm this, and it required a lot of time and effort.

〔問題点を解決するための手段〕[Means for solving problems]

電子計算機器を構成している複数のユニツト間
を並列な複数の制御信号線で結合し、該ユニツト
間の制御信号において、インターフエイス上の規
約がある即ち、制御信号をあらかじめユニツト間
で定めている場合、該規約を確認する意味で受渡
された並列な制御信号が規約にある制御信号であ
る事をチエツクするゲート回路を該ユニツトの下
位側に設けたものである。 A plurality of units composing an electronic computing device are connected by a plurality of parallel control signal lines, and there are rules for the interface for the control signals between the units, that is, the control signals are determined in advance between the units. If so, a gate circuit is provided on the lower side of the unit to check that the parallel control signals passed are the control signals that comply with the regulations in order to confirm the regulations.

〔作 用〕[Effect]

該ユニツトの上位側からの該並列な制御信号を
下位装置とは並列に設けた前記チエツク回路で受
信して並列制御信号の論理上の誤りを検出した
時、アラームを下位装置に上げる制御動作を行う
ようにしている。 The parallel control signal from the upper side of the unit is received by the check circuit provided in parallel with the lower unit, and when a logical error in the parallel control signal is detected, a control action is performed to raise an alarm to the lower unit. I try to do it.

〔実施例〕〔Example〕

以下本考案を添付図面を参考に詳細に説明す
る、第１図は従来の電子計算機故障検出方法の説
明図で電子計算機器のユニツト１Ａとユニツト１
Ｂの間でデータDAを送受する場合は常にチエツ
クビツトをデータDAに付加し、チエツクビツト
検出Ｐを行ないデータDAの化けを監視している
が一方制御信号DBについては、ほとんど確認せ
ずに送受を行つている、したがつて制御信号DB
に誤信号が発生した場合はその障害探索のために
ユニツト１Ａ側またはユニツト１Ｂ側に測定器を
挿入し、制御信号DBを送信する状態を作り制御
信号DBが正常であるかどうか確認するしか方法
がなく、これは多大な時間と労力を要し、更に
は、誤信号が間欠障害ともなれば障害探索が不可
能となる問題があつた。 The present invention will be described below in detail with reference to the accompanying drawings. Figure 1 is an explanatory diagram of a conventional computer failure detection method, and shows unit 1A and unit 1 of electronic computer equipment.
When data DA is sent and received between B and B, a check bit is always added to data DA and check bit detection P is performed to monitor data DA for garbled data.On the other hand, control signal DB is sent and received without checking it. Therefore, the control signal DB
If an erroneous signal occurs, the only way to find the fault is to insert a measuring device into the unit 1A side or unit 1B side, create a condition for transmitting the control signal DB, and check whether the control signal DB is normal. This requires a great deal of time and effort, and furthermore, if the erroneous signal becomes an intermittent fault, there is a problem in that it becomes impossible to search for the fault.

第２図は本考案による制御信号の真理値表を示
したもので、機能を分割したユニツト１Ａとユニ
ツト１Ｂ間にはインターフエイス上の規約がある
のが一般であり、制御信号DBはインターフエイ
ス規約によつて意味を持ち、各ユニツトはその意
味に従つて動作している。したがつて、制御信号
DBの正当性の確認をとることにより、制御信号
DBの誤りをチエツクすることができる。 Figure 2 shows the truth table of the control signal according to the present invention. Generally, there is an interface convention between unit 1A and unit 1B, which have divided functions, and the control signal DB is It has a meaning according to the convention, and each unit operates according to that meaning. Therefore, the control signal
By checking the validity of the DB, the control signal
You can check the DB for errors.

第１図に示すユニツト１Ａとユニツト１Ｂとの
コントロールバスが第２図で示す４本の制御信号
DBの送受線（以下単に信号線と称する）Ａ〜Ｄ
で制御されている場合で各信号線Ａ〜Ｄの信号が
０か１のデイジタル信号で制御を行つている時２
〜10に示した信号はインターフエイス規約上意味
があるが一方２Ａ〜２Ｆに示した状態はインター
フエイス規約上意味がないとすると、通常では発
生しない信号となる。したがつて、ユニツト１Ａ
とユニツト１Ｂの間のインターフエイスの正当性
の確認方法として、２Ａ〜２Ｆの信号が第１図に
おける制御信号DBに発生しないことを確認しが
ら動作を進めるようにしたものである。そこで制
御信号DBの内容を装置間のインターフエイス規
約に基いてチエツクすることにより誤信号の防止
ができ、誤動作、ハングアツプ状態が発生しない
ようにできる。 The control bus between unit 1A and unit 1B shown in Fig. 1 is connected to the four control signals shown in Fig. 2.
DB transmission/reception lines (hereinafter simply referred to as signal lines) A to D
2, when the signal on each signal line A to D is controlled by a digital signal of 0 or 1.
If the signals shown in 10 are meaningful in terms of the interface regulations, but the states 2A to 2F are meaningless in terms of the interface regulations, they are signals that do not normally occur. Therefore, unit 1A
As a method of confirming the validity of the interface between the unit 1B and the unit 1B, the operation is proceeded while confirming that the signals 2A to 2F do not occur in the control signal DB shown in FIG. Therefore, by checking the contents of the control signal DB based on the interface rules between devices, erroneous signals can be prevented, and malfunctions and hang-up conditions can be prevented from occurring.

第３図は制御信号の正当性を確認する１例とし
てのチエツク回路を示す。このチエツク回路は、
第２図で示した４本の信号線で受けた信号２〜１
０及び２Ａ〜２Ｆをゲート３Ａ〜３Ｆに接続し、
ゲート３Ａの構成は第２図に示した信号２Ａを受
信した時信号線Ａ，Ｃ，Ｄに接続されたインバー
タN₁，N₂，N₃により０は１に反転し信号線Ａ〜
Ｄが全て１となるためクローズとなり、ゲート３
Ｂの溝成は第２図に示した信号２Ｂを受信した時
クローズとなるように以外同様にゲート３Ｃは信
号２Ｃ、ゲート３Ｄは信号２Ｄ、ゲート３Ｅは信
号２Ｅ、ゲート３Ｆは信号２Ｆでクローズとなる
ようにし、各ゲート３Ａ〜３Ｆの出力をゲート
0Pに接続し、ゲート0Pよりアラーム信号を出力
するように構成される。制御信号の受信側即ち制
御される下位側のユニツトにこのチエツク回路を
設けると、制御動作時にインターフエイス規約上
に意味のない信号２Ａ〜２Ｆが発生してもゲート
３Ａ〜３Ｆのいづれかがクローズとなるため直ち
にアラーム信号が出力され異常状態を知ることが
できる。 FIG. 3 shows an example of a check circuit for confirming the validity of the control signal. This check circuit is
Signals 2-1 received by the four signal lines shown in Figure 2
0 and 2A to 2F are connected to gates 3A to 3F,
The configuration of _the gate 3A is such that when it receives the signal _{2A shown} in FIG.
Since D is all 1, it is closed and gate 3
Similarly, gate 3C is closed when signal 2C is received, gate 3D is closed when signal 2D is received, gate 3E is closed when signal 2E is received, gate 3F is closed when signal 2F is received, and gate B is closed when signal 2B shown in Fig. 2 is received. The output of each gate 3A to 3F is
Connected to 0P and configured to output an alarm signal from gate 0P. If this check circuit is provided on the receiving side of the control signal, that is, on the lower unit to be controlled, even if signals 2A to 2F, which have no meaning according to the interface regulations, are generated during control operation, any one of the gates 3A to 3F will be closed. Therefore, an alarm signal is immediately output and the abnormal state can be known.

〔考案の効果〕[Effect of idea]

以上説明したように本考案は並列な制御信号線
を並列にチエツク回路に引込みインターフエイス
の規約条件によつて正当性の確認をゲートで構成
されたチエツク回路で行うことで制御信号線上の
制御信号DBの誤りを簡単な構成で検査すること
ができ、また、障害が発生してもチエツク回路よ
りのアラーム信号の出力により、障害発生箇所を
容易に且つゲート回路であるため、制御信号の受
渡しと同時に検知できるので、電子計算機の信頼
性向上並びに保守の容易化が図れる。 As explained above, the present invention connects parallel control signal lines to a check circuit in parallel, and checks the validity of the control signals on the control signal lines by using a check circuit consisting of gates to confirm the validity of the control signals according to the standard conditions of the interface. DB errors can be checked with a simple configuration, and even if a fault occurs, the fault location can be easily identified by outputting an alarm signal from the check circuit, and since it is a gate circuit, it is easy to transfer control signals and Since they can be detected simultaneously, the reliability of the computer can be improved and maintenance can be facilitated.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の説明図で、第２図、第３図は本
考案の説明図である。 図において、１Ａ，１Ｂ……ユニツト、２〜１
０，２Ａ〜２Ｆ……信号、３Ａ〜３Ｆ……ゲート
を示す。 FIG. 1 is an explanatory diagram of the conventional method, and FIGS. 2 and 3 are explanatory diagrams of the present invention. In the figure, 1A, 1B... units, 2 to 1
0, 2A to 2F... signal, 3A to 3F... gate.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 電子計算機器を構成している複数のユニツト間
を並列な複数の信号線により結合して構成され、
該複数の信号線を介して、予め定められた複数種
類の制御信号を該ユニツト間に並列な信号で受渡
す電子計算機において、該並列な複数の信号線に
各々が接続される複数のゲート３Ａ〜３Ｆにより
構成され、受渡された並列の制御信号が、該予め
定められた複数種類の制御信号と異なる場合に
各々アラーム信号を発生するチエツクゲート群回
路と、該チエツクゲート群の全ての出力の論理積
を出力するゲート（OP）を設けたことを特徴と
した電子計算機の故障検出装置。 It is constructed by connecting multiple units that make up electronic computing equipment using multiple parallel signal lines.
In an electronic computer that transmits a plurality of predetermined types of control signals as parallel signals between the units via the plurality of signal lines, a plurality of gates 3A each connected to the plurality of parallel signal lines. -3F, a check gate group circuit that generates an alarm signal when the passed parallel control signals differ from the plurality of predetermined control signals, and a check gate group circuit for all outputs of the check gate group. A computer failure detection device characterized by having a gate (OP) that outputs a logical product.