JPS6145276A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置に関し、特に複数ビットのデ
ータ、例えば１ペ一ジ分のデータ、を任意の開始ビット
からシリアルに読み出しまたは書き込みできるようにし
た例えばビデオ用の２ンダムアクセスメモリに関する。

（従来の技術） 第９図は、従来形のビデオ用うンダムアクセスメモリｃ
以下単にビデオＲＡＭと称する）の概略を示す◇同図の
ビデオＲＡＭは、例えば５１２×５１２ビツトのメモリ
セルを有するメモリセルアレイ１，５１２本のワード線
ＷＬ、これらのワード線ＷＬにワード選択信号を印加す
るワードデコーダ２，５１２本のビット線ＢＬ、、・旧
・・＠　ＢＬｇＩｌ　＠これらのビット線に接続され北
コラムデコーダ３、および入出力ゲート４、を具備する
。さらに、第９図のビデオＲＡＭは、データの直列読み
出しすなわちシリアルリードを行なうために各ビット線
ＢＬｏ＝・・・・・・＠　ＢＬｇＩｌにそれぞれゲート
用トランジスタＱｏｓ・・・・・・１ｉ１ｔを介して接
続された５１２ビツトのシフトレジスタ５ｔ−有する。

第９図のビデオＲＡＭの動作を第１Ｏ図を参照して説明
する。まず、シリアルリード動作に関連する各回路を起
動するためシリアルリード信号■が時刻ｔｏ　　で低レ
ベルにされ、ワードデコーダ２にローアドレスＲＡが入
力される。これによシ、時刻ｔ１　　において１本のワ
ード線ＷＬが選択され該ワード線ＷＬにワード線選択信
号が印加されて各メモリＭ　Ｃ，、・・・・・・、ＭＣ
□１の記憶データがそれぞれピッ）線ＢＬ０．・・・・
・・−ＢＬＳＩＩに出力される。時刻ｔ２　　において
クロックφ８が高レベルとされトランジスタＱ０．・・
・・・・ｍ　Ｑｌｌｌｌがすべてオンとなる。これによ
り、各メモリセルＭＣ，，・・・・・・。

ＭＣ３ＩＩ　　からの読み出しデータがシフトレジスタ
５に並列にセットされる。以後、シフトレジスタ５にシ
フトクロック訂テ　　を印加して該シフトレジスタ５ｔ
−順次シフトすることにより、各メモリセルＭ　Ｃｏ　
＝・・・・・・、ＭＣ□１の記憶データが直列出力デー
タＤｏｕｔ（ａ）　　とし、て順次出力される、また、
このような直列出力データＤｏｕｔ（ｓ）が出力されて
いる間に、ローアドレスストローブ信号ｍ　およびコラ
Ａアドレスストローブ信号ＣＡＳ　をそれぞれ低レベル
としローアドレスおよびコラムアドレスをそれぞれワー
ドデコーダ２およびコラムデコーダ３に印加することに
よりメモリセルアレイ１円の任意のメモリセルに１ピツ
トずつランダムアクセス動作を行なうことができる。

ところが、上述の従来形のビデオＲＡＭにおいては、１
本のワード線に接続されたメモリセルからシリアルリー
ドを行なう場合、必ずビット線ＢＬ、に接続され九メモ
リセルから読み出され、任意のビット、シタがって１ペ
一ジ以内の任意の番地からシリアルリードを行なうこと
が不可能であるという不都合があった〇 （発明が解決しようとする問題点） 本発明は、前述の従来形における問題点に鑑み、シリア
ル読み出しｔ＊、はシリアル薔き込みが可能な半導体記
憶装置において、各ビット線に対応するラッチ回路とこ
のラッチ回路に対するデータの入出力を制御するシフト
レジスタとを用いるという構想に基づき、任意の番地か
らシリアルリードまｔｃはシリアルライト動作を行なう
ことができるようにすることを目的とする。

Ｃ問題点を解決するための手段） 本発明にＬれば、各々ビット線とワード線の交点部に配
設された複数のメモリセルを有するメモリセルアレイ、
各ビット線に対応して設けられたデータラッチ回路、各
ビット線と対応データラッチ回路間のデータ転送を制御
する第１のゲート手段、データのプリセットが可能なシ
フトレジスタ。

および各データラッチ回路に接続された複数のゲート回
＆ｇを有し各ゲート回路が該シフトレジスタの対応段出
力によって制御されるｗｔ２のゲート手段を具備し、該
シフトレジスタのセット状態に応じて任意の開始ビット
から直列データの入力ｔたは出力ができるようにしたこ
とを特徴とする半導体記憶装置が提供される。

（作　用） 本発明においては、飼えば１本のワード線に接続され九
メモリセルの読み出しデータを各ラッチ回路に一時記憶
しておき、これらの記憶され次データのどれを出力する
か、その番地を決めるりングカウンタ形式のシフトレジ
スタによって各ラッテ回路に記憶され九データが順次直
列にデータバスに出力されるよう制御される０そして、
シフトレジスタには例えばコラムデコーダ等によ？て読
み出し開始ビットのデータがプリセットされてお〕該開
始ビットから読み出しが行なわれる。

（実施例） 以下、図面により本発明の詳細な説明する。

１１１図は、本発明の１実施例に係わるビデオＲＡＭｏ
概略を示す。同図のビデオＲＡＭは、第９図のビデオＲ
ＡＭと同様のメモリセルアレイ１、ワードデコーダ２、
コラムデコーダ３、入出力ブート４お１び各ビット線Ｂ
Ｌ、、・・・・・・、ＢＬ、□。

に接続され次ゲート用トランジスタＱｏｅ・・・・・・
＊Ｑ＋ｔ。

の他に、これらの各トランジスタＱｏｅ・・・・・・ｅ
Ｑｓ１□を介して各ビット線に接続されたラッチ回ｖ６
ＤＬ・。

・・・・・・ＤＬｓｓｔｅリングカウンタ形式のシフト
レジスタ６、第２のコラムデコーダ７、および各ラッチ
回路Ｄ　Ｌｏ　＝・・・・・・、　Ｄ　Ｌｓｔｔ　Ｋ接
続されシフトレジスタ６にエラて制御されるトランジス
タＱＡｏ＊・・・・・・＊　Ｑｈｓｓｓを具備する。シ
フトレジスタ６は、回路段ＳＲ０，・・・・・・、ＳＲ
□、を有し、これらの各回路段ＳＲ，，・・・・・・、
ＳＲ，、□の出力がトランジスタＱＡｏ　ｅ・・・・・
・ｅＱ４６ユ、のゲートに接続されているＣまた、各ト
ランジスタＱＡＯ＊・・・・・・ＩＱＡｉｌｌのドレイ
ンｔたはソースはデータバスＤＢに接続されている。さ
らに、シフトレジスタ６の各回路段ＳＲ，。

・・・・・・−８Ｒｓ□Ｘは：１ラムデコーダ７からプ
リセットできるようになっている。

第１図のビデオＲＡＭにおいては、第２図に示すように
、時刻ｔ、においてシリアルリード信号「ｌが低レベル
となシ、かつローアドレスＲＡが印加される。時刻ｔ、
において、ローアドレスストループ信号ＲＡＳが低レベ
ルになるとローアドレスＰ、Ａがワードデコーダ２に入
力され選択ワード線ＷＬに例えに高レベルのワード線選
択信号が印加される。これにより、ワード！９１ＷＬに
接続された各メモリセルＭＣ，，・・・・・・＝　ＭＣ
１ｔ□からのデータが続み出され各ビット線ＢＬ、、・
・・・・・、ＢＬｌｌｌ　に出力される。そして、時刻
ｔ２においてクロックφ。

が高レベルとｅ、りトランジスタＱｏｔ・・・・・・５
Ｑｓｔｔがオンとされる。これにより、各メモリセルＭ
Ｃ０゜・・・・・・−ＭＣａｘｔからの読み出し信号が
ピッ）ｆｊｌＢＬｏ。

・・・・・・、ＢＬｓｓｒ倉介してそれぞれラッチＤＬ
、、・・・・・・。

ＤＬＳＩＩにセットされる。一方、例えば時刻ｔ、にコ
ラムアドレスストローブ信号Ｃτ１が低レベルとされコ
ラムデコーダ７にコラムアドレスＣＡが入力される０コ
２ムデコーダ７はこのコラムアドレスＣＡをデコードし
その結果に応じてシフトレジスタ６０１つの回路段例え
ばＳＢｉ　　ｔ−例えば１１′にセットする。これによ
り、当初トランジスタＱａｉがオンとされ、ラッテＤＬ
ｉに記憶されたメモリセルＭＣ１からの読み出しデータ
がデータバスＤＢｔ−介して直列出力データＤ　ｏｕｔ
（ｓ）として出力される０シフ）レジスタ６は、＠２の
に示すシリアルクロリフＳＲＣによって順次シフトされ
るから、次に回路段Ｓ　Ｒ，＋、の出力が高し゛ペルと
なりトランジスタＱ□＋、がオンとなってラッチＤ　Ｌ
ｌ＋１の内容が出力される０このＬうにして、順次各ラ
ッチに記憶され友データが直列に出力される。すなわち
、第１図のビデオＲＡＭにおいては、コラムデコーダ７
によって指定される読み出し開始ビットから順次シリア
ルリードを行なうことが可能となり、ま＾読み出し開始
ビットはコラムデコーダ７に入力されるコラムアドレス
ＣＡにＬ−）て任意に選択することができる。

第３図は、第１図のビデオＲＡＭにおけるシフトレジス
タ６の詳ｔｒｉ回路の１例を示す。同図のシフトレジス
タは本出願人により先に出願された特願昭５８−１７２
１Ｊ　９６号に記載されたものであり、各回路段が３個
のトランジスタと１個のコンデンサのみの簡単４回路に
１りて構成されるものであるが、その詳細な説明は省略
する。なお、信号φ。およびφ、は２相のクロックパル
スであり、例えば前述のシリアルクロックＳＲＣエク周
知の回路技術を用いることによつて作成することができ
るものである。

＠４図は、本発明の他の実施例に係わるビデオＲＡＭの
概略金示す。同図のビデオＲＡＭにおいては、第１図の
ビデオＲＡＭにおけるデータバスＤＢｔ介してシリアル
読与出しを行なうのみならず、該データバスにシリアル
入力データＤｉｎ（ｍｌを入力することにニジシリアル
データの谷き込みができるようにされている。すなわち
、コラムデコーダ７によりてセットされた回路段からシ
フトレジスタ６がシフト動作・を行ない、このシフトレ
ジタ６の各回路段の出力によって対応するゲート用トラ
ンジスタＱ、。、・・・・・・ＩＱＡｌｔｌｌが指定さ
れたものから順次オンとなり人力データＤｉｎ（ａ）ｔ
−順次各ラッチに書き込む。その後クロックφ許例えば
高レベルとしてトランジスタＱ０．・・・・・・５Ｑｓ
ｓｔｔ”オンとすることにＬ９各ラッチＤＬ０．・・・
・・・、ＤＬ、□１に一時記憶されたデータが選択ワー
ドＭＷＬに接続され友メモリ七ルＭＣ，、・・・・・・
、ＭＣ５ｔｔに並列的に誉き込まれる０この工うにして
、任意のビットから直列にデータを入力することにＬ９
書き込み動作を行なうことができる。・ 第５−は、本発明のさらに他の実施例に係わるとデオＲ
ＡＭｔ−示す。１ｒｒＩ図のビデオＲＡＭは、第１図の
ビデオＲＡＭＫ書き込み専用のデータバスＤ　Ｂ　（ｆ
）およびこのデータバスＤＲσ）と各ラッチＤＬＯ、・
・・・・・、ＤＬ、、□　との間に書き込みケート用の
トランジスタＱｌ　＠　ｅ・・・・・・、Ｑ□１□を追
加したものである。そして、同じラッチに接続された各
々１対のトランジスタＱ、。お工びＱ、。、・旧・・＊
ＱａｉｔｔおよびＱ□、、　Ｉａ、それぞれシフトレジ
スタ６の回路段ＳＲ，，・・・・・・、　５Ｒｓｔｓの
出力によって制御される。その他の部分り第１図のビデ
オＲＡＭと同じである。

第５図のビデオＲＡ”Ｍにおいては、各ラッテＤＬ０　
、・・・・・・、ＤＬｓ□１を介してシリアルリードお
よびシリアルライト動作を並行して行なうことができる
。すなわち、シフトレジスタ６によって例えばトランジ
スタＱＡ、から順次ＱＡｉ＋１＊・・・・・・。

Ｑｈｍ□１ｌＱＡ＜１＃・・・・・・がオンとされ、各
ラッテＤＬ、。

Ｄ　Ｌ　１４４　、・・・・・・−Ｄ　ＬａＩ３−　Ｄ
　Ｌｏ−・旧・・からの読み出しデータが順次続出用デ
ータバスＤＢ（０）ｔ−介して直列出力される。シフト
レジスタ６の各回路段の２つの出力は書き込みゲート用
トランジスタＱ□。

Ｑｍｌ＋ｔ　＋・・・・・・に供給されるものが出み出
しゲート用トランジスタＱＡ１　＃　ＱＡｔ＋ｓ・・・
・・・に供給されるものより若干遅延して出力されるよ
うになっている。

例えば回路段ＳＲ１においてはトランジスタＱａｔのゲ
ートに供給される信号ＳＳ、ｔが先に出力され若干遅延
してトランジスタＱ□のゲートに供給される信号ＳＳＩ
、が出力される。し九がって、各トランジスタＱ□　’
　Ｑｌｌ＋１　ｍ・・・・・・はトランジスタＱ□＊　
Ｑａｌ＋ｘ　＊・・・・・・よシやや遅れてオンとなり
、対応のラッテＤ　Ｌ　ｉ　、　Ｄ　Ｌｌ＋１　ｍ・・
・・・・から先ずデータ読み出しが行なわれた後データ
バスＤＢ（Ｉ）からデータ書き込みが直列的に行なわれ
る。このようにして、並列的にシリアルリード動作およ
びシリアルライト動作を行なうことが可能になる。

第６図は、本発明のさらに他の実施例に係わるビデオＲ
ＡＭｔ−示す。同図のビデオＲＡＭにおいて蝶、第５図
のものと同様に読み出しゲート用トランジスタＱ、。、
・・・・・・＊　Ｑｈｓ□ゎ読み出し用データバスＤ　
Ｂ　（０）、書き込みゲート用トランジスタＱ１゜。

・・・・・＊　Ｑｍｓ＊ｔ　、および書き込み用データ
バスＤ　Ｂ　（Ｉ）を有する。但し、シフトレジスタ６
の各回路段の出力はｌ系統であり、１つの回路段例えば
ＳＲｓ＋ｘの出力ＳＳｌ＋１が対応するラッテＤＬ、＋
、に接続された読み出しゲート用トランジスタＱＡ１＋
１および前段のラッテＤＬｉに対応する書き込みゲート
用トランジスタＱｍｓとに接続されている。その他の部
分は第５図のビデオＲＡＭと同じである。

第６図のビデオＲＡＭにおいては、１つのラッチ例えば
Ｄ　Ｌ　ｔ’ｓからのデータ読み出しとその前段のラッ
チ例えばＤＬｉへのデータ書き込みとが同時に行なわれ
、したがってシリアルライト動作のタイミングがシリア
ルリード動作のタイミングより１クロック周期分遅れて
行なわれるが、シフトレジスタ６の各回路段の出力が１
系統でよいから第５図のものに比べて回路が簡単になる
。　　゛第７図は、本発明のさらに他の実施例に係わる
ビ１オＲａＭ２示す。同一のビデｒＲＡＭはシフトレジ
スタ８０段数が前述の各実施例に′おけるビデオＲＡＭ
のものの半分になっておシ、１つの回路段の出力によっ
て連続する２ビツト分の読み出しゲート用トランジスタ
を制御している。また、シリアルデータ出力用データバ
スは２系統のものＤＢ、　、　ＤＢ、が設けられ、これ
らのデータバスＤＢｏ＝ＤＢ□の一方を選択するための
選択回路ｌＯが設けられている。シフトレジスタ８にデ
ータのプリセットを行なうためのコラムデコーダｌＯは
前述のコラムアドレスＣＡの下位１ビツトを除い良信号
を受け、シフトレジスタ８の２５６の回路段のうちの例
えば１）を高レベルに七ウドする。

シフトレジスタ８は、例えば前述の各実施例におけるシ
リアルリードクロツク５ＲＣｅ２分周したクロックによ
ってシフト制御される。′ｔた、選択回路９にコラム選
択信号ＣＬｔ−印加するコラムデコーダ１１は、シフト
レジスタ８に印加されるシフトクロックと同様の信号で
ある。したがって、コラムデコーダ１１はシリアルリー
ドクロックＳＲＣを２分局する７リツプフロツプ等によ
って構成される。

第７図のビデオＲＡＭにおいては、前述と同様にして各
ラッチＤＬ、、・・・・・・、ＤＬｓ＊ｔに各メそリセ
ルＭＣ，、・・・・・・、ＭＣＨＩからのデータが書き
込まれる。そして、コラムデコーダｌＯによって指定さ
れたシフトレジスタ８０回路段の出力によって隣接する
２つのラッチがデータバスＤＢ０．およびＤＢｌに接続
される。例えば回路段ＳＲｉの出力が高レベルであるも
のとすると、トランジスタＱ□およびＱＡｌ＋１が共に
オンとなシ、ラッチＤＬｉ　およびＤＬ、＋１への出力
が・それぞれデータバスＤＢ。

およびＤＢｔ　　に転送される。選択回路９は、これら
のデータバスＤＢ、　　およびＤＢ、　　に出力され是
読み出し信号をコラムデコーダ１１からの制御信号ＣＬ
Ｋよって頴次出力データＤｏｕｔ（ａ）として選択出力
する。この実施例によれば、シフトレジスタ８の動作速
度を前述の各実施例のものの半分とすることができるか
ら、特に、高速読み出しを行なう場合にもシフトレジス
タの動作速度に余裕が生じ回路の信頼性を高め価格を低
下させることができる０ 第８図は、本発明のさらに他の実施例に係わるビデオＲ
ＡＭｖｉ−示す。同図のビデオＲＡＭは、第１図のビデ
オＲＡＭにおけるシリアルアクセス用のコラムデコーダ
７をランダムアクセス用のコラムデコーダ３と共用しｔ
ものである０このため、第８図においては、コラムデコ
ーダ３とシフトレジスタ６の各回路段Ｓ　Ｒｏ−・・・
・・・、　Ｓ　Ｒ，２，の入力との間にゲート用トラン
ジスタＱ、。、・・・・・・＊Ｑｃｓｕが設けられ、こ
れらのトランジスタは例えばラッチＤＬ、、・・・・・
・−ＤＬｓｔ□に並列にデータをセットする几めのトラ
ンジスタＱｏｅ・・・・・・ｅＱｓｘｔｔ制御するクロ
ックと同じクロックパルスφ３によって制御される。

第８図のビデオＲＡＭにおいては、シリアルリード動作
を行なう場合には、前述と同様にクロックφ、を例えば
高レベルとすることによってトランジスタＱｏｅ・・・
・・・、Ｑ□１ｔ−オンとし、選択ワード線ＷＬに接続
され九メ篭りセルＭＣ０，・・・・・・。

ＭＣＩＩＩ　　からの読み出しデータを各ラッテＤＬ、
　。

・・・・・・、ＤＬｓｒｔにセットする。そして、同じ
クロックパルスφ、によってトランジスタＱｃｏ　ｅ・
・・・・・。

Ｑｃｓｓ□がオンとされコラムデコーダ３からのデータ
によってシフトレジスタ６のいずれかの回路段が例えば
％ｌＩにセットされる。これにより、以後シフトレジス
タ６のシフト動作に応じて各ラッチからのデータが直列
に出力される。これに対して、シリアルリード動作を行
なわない場合には、クロックパルスφ３が高レベルとさ
れないため各トランジスタＱｃｏ　＊・・・・・・ＩＱ
ｃｓＩＩがオフとなっており、コラムデコーダ３とシフ
トレジスタ６とが切り離されている。また、トランジス
タＱ０．・・・・・・＊　Ｑｌｌｌｌもオフであるから
、名ラッチＤＬ０．・・・・・・、　Ｄ　Ｌｓｔｔも入
出力ゲート４、し友がってビットｉＢＬ、、・・−・・
。

ＢＬｓｕから切り離されている。し九がって、コラムデ
コーダ３に入力されたコラムアドレス信号によって入出
力ゲート４が制御され、選択ワード線ＷＬに接続され几
メモリセルのうちコラムデコーダに工り選択され几メモ
リセルに対してランダムアクセスが行なわれる。なお、
コラムデコーダ３に入力される；ラムアドレス信号社シ
フトレジスタ６をプリセットするためのものとメモリセ
ルアレイ１にランダムアクセスを行なうためのものとが
時分割的に入力される。この実施例によれば、シリアル
アクセスのために特別にコラムデコーダを設ける必要が
なく回路構成が簡単になる。

（発明の効果） このように、本発明によれば、選択ワード線に接続され
た複数ビットのメモリセルのうち指定された任意のメモ
リセルからシリアルリード動作およびシリアルライト動
作を行なうことが可能となり、ビデオＲＡＭに対するよ
り高度な要求に対処することが可能となる。

【図面の簡単な説明】

第１図は本発明の１実施例に係わるビデオシＭの構成を
示すブロック回路図、第２図は第１図のビデオＲＡＭの
動作を説明する友めの波形図、第３図は第１図のビデオ
ＲＡＭに用いられているシフトレジスタの詳細な構成を
示す電気回路図、第４図から第８図まではそれぞれ本発
明のさらに他の実施例に係わるビデオＲＡＭｔ−示すブ
ロック回路図、第９図は従来形のビデオＲＡＭの構成を
示すブロック回路図、そして＠１０図は第９図のビデオ
ＲＡＭの動作を説明するための波形図であるｅｌ：メモ
リセルアレイ、２：ワードデコーダ、３．７．１０．１
１：コラムデコーダ、４：入出力ゲート、５．６，８：
シフトレジスタ、９：選択回路、ｈ’ｉ　Ｃｏ　、　−
・”　、　Ｍ　Ｃ８１１：メモリセル、Ｂ　Ｌ、　。 ・・・・・・＊　Ｂ　Ｌ５１１　：ビット線、ＷＬ：ワ
ード緑、ＤＬ、。 ”・”’　＊　Ｄ　ＬＳ　ｌ　１　：ラッチ、Ｑｏ　＊
・”　”・ＱＩＩＩ　＊　ＱＡＯｔ・・・・・・＊　Ｑ
ａｓｓｌ＊　Ｑｍ。、・・・・・・５Ｑ１ｓ□ｍ　ＱＣ
６ｅ・・・・・・。 ＱＣ１１鳳凰：トランジスタ。

Claims (1)

【特許請求の範囲】
1. 　各々ビット線とワード線の交点部に配設された複数の
   メモリセルを有するメモリセルアレイ、各ビット線に対
   応して設けられたデータラッチ回路、各ビット線と対応
   データラッチ回路間のデータ転送を制御する第１のゲー
   ト手段、データのプリセットが可能なシフトレジスタ、
   および各データラッチ回路に接続された複数のゲート回
   路を有し各ゲート回路が該シフトレジスタの対応段出力
   によって制御される第２のゲート手段を具備し、該シフ
   トレジスタのセット状態に応じて任意の開始ビットから
   直列データの入力または出力ができるようにしたことを
   特徴とする半導体記憶装置。