JPS6143412A - Manufacture of semiconductor device - Google Patents
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- JPS6143412A JPS6143412A JP16482284A JP16482284A JPS6143412A JP S6143412 A JPS6143412 A JP S6143412A JP 16482284 A JP16482284 A JP 16482284A JP 16482284 A JP16482284 A JP 16482284A JP S6143412 A JPS6143412 A JP S6143412A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は縦形外１’［ｉｒａ導トランジスタ（以下、Ｓ
ＩＴと略す）等の半導体表面の一部に切り込み部や１段
差部分を有する半導体装置の製造方法に係り、特に、切
り込み部側壁へ原子単位の昔度の薄膜を均一に形成する
方法に関する。Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to a vertical type non-1' [ira conductive transistor (hereinafter referred to as S
The present invention relates to a method of manufacturing a semiconductor device having a notch or one-step difference in a part of the surface of a semiconductor such as a semiconductor device (abbreviated as IT), and particularly relates to a method of uniformly forming a conventional thin film in atomic units on the side wall of the notch.
［先行技術とその問題点］
従来より、気相エピタキシャル法もしくはＣＶＤ法と呼
ばれる薄膜形成方法が知られているが、これらの方法は
供給ガスの量、成長温度および成長時間等の制御により
膜厚をコントロールせざるを得す、再現性等を考えると
、原子単位の精度の薄膜を形成することが非常に困難で
ある。[Prior art and its problems] A thin film forming method called a vapor phase epitaxial method or a CVD method is conventionally known. It is extremely difficult to form a thin film with atomic precision when considering reproducibility, etc.
一方、真空蒸着法を発展させ、超高真空中で結晶成長さ
せるＭＢＥ法は比較的厚さ制御の出来る方法であるが、
物理吸着を第一段階としているため。On the other hand, the MBE method, which is a development of the vacuum evaporation method and involves crystal growth in an ultra-high vacuum, is a method that allows relatively good thickness control.
Because the first step is physical adsorption.
結晶の品質が化学反応を利用した気相成長法に劣る。ま
た、膜厚の均一性も悪く、蒸着中に試料を回転させる工
夫等が必要であり、膜厚の制御も基本的には蒸発量の制
御によるものであるから、長時間にわたって蒸発量を一
定に保てない等の理由から、解決すべき問題が多い。The quality of the crystal is inferior to that of vapor phase growth, which uses chemical reactions. In addition, the uniformity of the film thickness is poor, and it is necessary to take measures such as rotating the sample during deposition, and since film thickness is basically controlled by controlling the amount of evaporation, it is necessary to keep the amount of evaporation constant over a long period of time. There are many problems that need to be resolved, such as the inability to maintain
さらに、ＭＢＥ法の欠点は、超高真空中で指向性の強い
蒸着を用いているため、切り込み部側壁への薄膜形成が
出来ない点である。少し改良して斜方向から、何度か角
度を変えて蒸着を繰り返すことにより、一部側壁に薄膜
形成可能であるが、膜厚の均一性は悪く、膜厚の制御も
困難である６ＭＢＥ法は同時に半導体構成元素を真空蒸
着するのであるが、これを改良したのが原子層エピタキ
シー法（以下、ＡＬＥと略す）で、Ｔ、５ｕｎｔｏｌａ
がＵ、Ｓ、Ｐ、Ｎｏ、４０５８４３０ （１９７７）で
詳しく説明しているように、単元素の層を一層ずつ交互
に蒸着することにより結晶成長するものであり、ＣｄＴ
ｅおよびＺｎＴｅ等のＩｆ−ＶＩ族化合物半導体の薄膜
に成功している。しかしながら、ＡＬＥ法も真空蒸着と
いう物理吸着を第一段階としているため、Ｍ［３Ｅ法と
同様に、切り込み部側壁への薄膜形成は困難である。Furthermore, a drawback of the MBE method is that it is impossible to form a thin film on the side wall of the notch because highly directional vapor deposition is used in an ultra-high vacuum. The 6MBE method can be slightly modified to form a thin film on some side walls by repeating the deposition from an oblique direction and at different angles, but the uniformity of the film thickness is poor and it is difficult to control the film thickness. At the same time, semiconductor constituent elements are vacuum-deposited, but an improved version of this is atomic layer epitaxy (hereinafter abbreviated as ALE).
As explained in detail in U, S, P, No. 4058430 (1977), crystal growth is achieved by alternately depositing layers of a single element, and CdT
We have succeeded in forming thin films of If-VI group compound semiconductors such as e and ZnTe. However, since the ALE method also uses physical adsorption called vacuum evaporation as the first step, it is difficult to form a thin film on the side wall of the incision, similar to the M[3E method.
ＡＬＥ法を改良して、化学反応を利用した薄膜形成も試
みられてはいるが、 ＺｎＳのようなＩＩ −ＶＩ族化
合物半導体の多結晶、もしくはＴａ、 Ｏ，のような化
合物のアモルファスであり、半導体の単結晶を成長させ
ることには成功していない。Attempts have been made to improve the ALE method and form thin films using chemical reactions; No one has succeeded in growing single crystals of semiconductors.
このように従来技術の気相エピタキシャル法、ＣＶＤ法
、ＭＢＥおよびＡＬＥ法では切り込み部側壁への単原子
の精度で薄膜を形成することは困難であった。As described above, it is difficult to form a thin film on the side wall of the cut portion with monoatomic precision using the conventional vapor phase epitaxial method, CVD method, MBE, and ALE method.
［発明の目的コ
本発明は上記従来技術の欠点を除き、超高速で動作する
縦型ＭＩＳ−５ＩＴや、超高集積度の三次元デバイス等
、切り込み部もしくは段差部を有する半導体装置、もし
くは集積回路の、切り込み部もしくは段差部の側壁へ、
原子単位の精度で膜厚制御が可能な半導体装置の製造方
法を提供することを目的とする。[Objective of the Invention] The present invention eliminates the drawbacks of the above-mentioned prior art, and provides a semiconductor device having a notch or a step, such as a vertical MIS-5IT that operates at ultra-high speed, or a three-dimensional device with ultra-high integration, or an integrated semiconductor device. To the side wall of the notch or step of the circuit,
An object of the present invention is to provide a method for manufacturing a semiconductor device that allows film thickness control with atomic precision.
［発明の概要］
本発明は本願発明者等が先に開発した新規な分子層エピ
タキーシャル法（以下、肚Ｅ法と略す）を用いて、具体
的に切り込み部側壁への薄膜形成の条件を見い出し、従
来では不可能であった性能を有する半導体装置の製造を
も可能にしたものである。[Summary of the Invention] The present invention utilizes a novel molecular layer epitaxial method (hereinafter abbreviated as the "E" method) previously developed by the inventors of the present invention, and specifically describes the conditions for forming a thin film on the side wall of the incision. This discovery made it possible to manufacture semiconductor devices with performance that was previously impossible.
［発明の実施例］
以下１本発明の詳細な説明する６
第１図は本発明に適用される結晶成長装置の構成図を示
したものであるが、この装置自体はＡＬＥ法を実現する
ものとして本願発明者等が先に提案したものと同じであ
るが、その使用条件が異なる。[Embodiments of the Invention] The present invention will be described in detail below.6 Figure 1 shows a configuration diagram of a crystal growth apparatus applied to the present invention, and this apparatus itself realizes the ALE method. This is the same as the one previously proposed by the inventors of this application, but the usage conditions are different.
図において、１は成長槽で、材質はステンレス等の金属
、２はゲートバルブ、３は成長槽１を超高真空に排気す
るための排気装置、４はＧａＣ１，またはＴＭＧ（トリ
メチルガリウム）等のＧａを含むガスを導入するノズル
、５はＡｓ１１．を導入するノズル、６はＴＭＡ（トリ
メチルアルミニウム）等のＡｌを含むガスを導入するノ
ズル、７はドーパントガスとしてＤＭＺｎ （ジメチル
亜鉛）を含むガスを導入するノズル。In the figure, 1 is a growth tank made of metal such as stainless steel, 2 is a gate valve, 3 is an exhaust device for evacuating the growth tank 1 to an ultra-high vacuum, and 4 is a material such as GaCl or TMG (trimethyl gallium). Nozzle 5 for introducing gas containing Ga is As11. 6 is a nozzle for introducing a gas containing Al such as TMA (trimethylaluminum), and 7 is a nozzle for introducing a gas containing DMZn (dimethylzinc) as a dopant gas.
同じく８はＤＭＳｅ （ジメチルセレン）を導入するノ
ズル、９は５ｉＨ４（シラン）を導入するノズル、 １
０，１１゜１２．１３，１４，１５は前記ノズルを開閉
するバルブでガス源１６（ＧａＣ１，等）、１７（八ｓ
Ｈｉ ）、１Ｂ（ＴＭＡ）、 １９（ＤＭＺ）。Similarly, 8 is a nozzle for introducing DMSe (dimethylselenium), 9 is a nozzle for introducing 5iH4 (silane), 1
0,11゜12.13, 14, 15 are valves that open and close the nozzles, and gas sources 16 (GaCl, etc.), 17 (8s
Hi), 1B (TMA), 19 (DMZ).
２０（ＤＭＳｅ等）、２１（Ｓｉ１１．等）との間に設
けられる。２２は基板加熱用のヒーターで１石英ガラス
に封入したＷ（タングステン）線であり、配線は図示省
略しである。２３は測温用の熱電対である＠２４は基板
照射用の光源で、水銀ランプ、エキシマレーザ、アルゴ
ンイオンレーザ等が使用できる。２５は光照射用の窓、
２６は成長槽内の圧力を測定するための圧力計、２７は
ＧａＡｓ基板である。20 (DMSe etc.) and 21 (Si11. etc.). Reference numeral 22 denotes a heater for heating the substrate, which is a W (tungsten) wire sealed in quartz glass, and the wiring is not shown. 23 is a thermocouple for temperature measurement.@24 is a light source for irradiating the substrate, and a mercury lamp, excimer laser, argon ion laser, etc. can be used. 25 is a window for light irradiation;
26 is a pressure gauge for measuring the pressure inside the growth tank, and 27 is a GaAs substrate.
この構成で、ＧａＡｓの成長は、先ず、ゲートバルブ２
を開けて超高真空排気装置３により成長槽１内を１０′
″’ 〜１０−＠Ｐａ５ｃａｌ （以下、Ｐａと略す）
程度に排気する１次に、 ＧａＡｓ基板２７を所定温度
にヒーター２２により加熱した後に、ＴＭＧを成長槽１
内の圧力が所定となる範囲で所定時間バルブ８を開けて
導入する０次に、そのＴＭＧを成長槽１内より排気後。In this configuration, the growth of GaAs begins on the gate valve 2.
Open the tank and vacuum the inside of the growth tank 1 by 10' using the ultra-high vacuum exhaust device 3.
″' ~10-@Pa5cal (hereinafter abbreviated as Pa)
After heating the GaAs substrate 27 to a predetermined temperature with the heater 22, the TMG is placed in the growth tank 1.
The TMG is introduced by opening the valve 8 for a predetermined time within a range where the internal pressure is within a predetermined range.Then, the TMG is evacuated from the growth tank 1.
Ａｓ１ｌａ１３を成長槽１内の圧力が所定圧力となる範
囲で所定時間バルブ５を開けて導入する。これにより１
分子層が成長できる。As1la13 is introduced by opening the valve 5 for a predetermined time within a range where the pressure inside the growth tank 1 reaches a predetermined pressure. This results in 1
Molecular layers can grow.
一方、Ｇａｐ −ＸＡｌＸＡ３１− ｙＰｙの成長の場
合はＧａＡｓ成長と同じように■族のＧａとＡ１を含む
ガスと導入した後に、■族のＡｓとＰを含むガスを導入
することによって１分子層が成長できる。On the other hand, in the case of growing Gap-XAlXA31-yPy, as in the case of GaAs growth, a gas containing Ga and A1 from the group II is introduced, and then a gas containing As and P from the group II is introduced to form a single molecular layer. You can grow.
また、不純物の添加は、ｐ型ではＧａと同時に■族を含
むガス、ｎ型ではＡｓと同時に、■族を含むガスを導入
することによってそれぞれｐ、 ｎ型の不純物添加を行
がうことができる。In addition, impurities can be added to p-type and n-type impurities by introducing a gas containing group II at the same time as Ga for p-type, and a gas containing group II at the same time as As for n-type. can.
ここで、基板の加熱は、ヒーター２２による加熱を説明
したが、赤外線ランプ加熱源とし、これを成長槽１の外
に設けるようにしてもよい、更に。Here, the heating of the substrate is explained as heating by the heater 22, but it is also possible to use an infrared lamp heat source and provide this outside the growth tank 1.
基板の加熱と同時に、Ｈｇランプ２４による光を成長層
に照射するようにしてもよい、そうした場合には、成長
温度を低下できるので、不純物のオートドーピング乃至
は相互拡散を制御することができるようになる。The growth layer may be irradiated with light from the Hg lamp 24 at the same time as heating the substrate. In such a case, the growth temperature can be lowered, so that autodoping or interdiffusion of impurities can be controlled. become.
このように、ｍ−ｖ族ないしはその混晶成分元素を含む
ガスを交互に導入し、化学反応によって結晶成長を進行
させることにより、化学量論的組成を完全なものとする
結晶成長層を１分子層毎に成長させることができ、従来
方法では得られないような高品質の半導体装置が製造で
きるようになる。In this way, a crystal growth layer with a perfect stoichiometric composition is formed by alternately introducing gases containing m-v group elements or their mixed crystal constituent elements and promoting crystal growth through chemical reactions. It is possible to grow each molecular layer, making it possible to manufacture high-quality semiconductor devices that cannot be obtained using conventional methods.
第２図は上述第１図の装置を用いて製造する本発明の一
実施例に係るυ溝絶縁ゲート型ＧａＡｓ−５ＩＴの製造
過程を示したもので、 ＧａＡｓの表面のように良好な
絶縁膜が得られない化合物半導体においては。FIG. 2 shows the manufacturing process of a υ groove insulated gate type GaAs-5IT according to an embodiment of the present invention manufactured using the apparatus shown in FIG. In compound semiconductors where it is not possible to obtain
ゲート絶縁膜のかわりにＧａＡｓよりも禁制帯幅の大き
く、しかも格子定数がＧａＡｓに近い例えばＧａ１−
ｘＡｌｘＡｓのような混晶で形成することにより、ゲー
トを絶縁ゲート類似とすることができる。Instead of the gate insulating film, for example, Ga1-
By forming the gate with a mixed crystal such as xAlxAs, the gate can be made similar to an insulated gate.
連続 層エビタキシャル工程
先ず、同図（ａ）に示すように、ドレインとなる２Ｘ１
０”Ｃ１１″″３程度の低比抵抗のｎ形ＧａＡｓ３１上
に肚Ｅ法により、Ｉ Ｘ １０” ａｌ−”程度のＰ形
ＧａＡｓ２を０．０７５μｍ形成する。この場合のＭＬ
Ｅ法は成長槽１内において真空度１０′″３Ｐａでノズ
ル４と５を用い、ＴＭＧとＡｓＨ３とを交互にそれぞれ
２秒および２０秒導入するサイクルを５００回繰り返し
、さらにドーパントガスとしてはＤＭＺを用い、基板２
２７の温度５００℃で成長させる。さらに連続してＰ形
ＧａＡｓ３２の上に４×１０”ａｍ″″３程度のｎ形Ｇ
ａＡｓ３３を０．２μｍＭＬＥ法で成長させる。この場
合はソースガスの他にＤＭＳｅとＳｉＨ，の２種類のド
ーパントガスを一定周期で交互に導入する。Continuous layer epitaxial process First, as shown in the same figure (a), a 2X1
0.075 μm of P-type GaAs2 with a resistivity of about I x 10"al-" is formed on n-type GaAs 31 with a low resistivity of about 0"C11""3 by the E method. ML in this case
Method E uses nozzles 4 and 5 at a vacuum level of 10''' 3 Pa in the growth tank 1, and repeats a cycle of alternately introducing TMG and AsH for 2 and 20 seconds, respectively, 500 times, and further uses DMZ as a dopant gas. used, substrate 2
27 at a temperature of 500°C. Furthermore, on top of the P-type GaAs32, an n-type G of about 4×10"am""3 is placed.
aAs33 is grown at 0.2 μm using the MLE method. In this case, in addition to the source gas, two types of dopant gases, DMSe and SiH, are alternately introduced at regular intervals.
エッチングエ籠
通常用いられているｉ：ｒトレ？クスに膿を用いて、写
真蝕刻法により、ゲート領域切り込み部に相当する部分
をエツチングする為の、フォトマスクを設け、同図（ｂ
）に示すようにＰＣＩ、を用いたプラズマもしくは光エ
ッチングにより、基板３１に達するまで、約０．３μｍ
ドライエツチングを行い、Ｕ字型の開孔部３４を形成す
る。フォトレジスト膜除去後コリンによるＧａＡｓのス
ライドエツチングを行う。Etching etching basket usually used i:r training? A photomask was provided for etching the portion corresponding to the notch in the gate area by photolithography using pus on the mask.
) As shown in FIG.
Dry etching is performed to form a U-shaped opening 34. After removing the photoresist film, slide etching of GaAs using choline is performed.
口への簿膜形（７９゜
しかるのち、Ｕ字型開孔部３４を含め、全面にＭＬＥ法
で厚さ５０人のアンドープのＧａＡｓ層３５および厚さ
１００人のアンドープＡｌｘＧａ１＋ ｘＡｓ層を連続
エビキシャル成長させる。 ＧａＡｓ層３５はＳＩＴの
チャンネル部として動作する層、Ａ１スＧａ、−ｘＡｓ
層３６はゲート絶縁膜として動作する層である。このと
き、ノズルの方向つまりソースガスの噴出して来る方向
と。After that, an undoped GaAs layer 35 with a thickness of 50 μm and an undoped AlxGa1+ The GaAs layer 35 is a layer that operates as a channel part of the SIT,
Layer 36 is a layer that operates as a gate insulating film. At this time, the direction of the nozzle, that is, the direction in which the source gas is ejected.
Ｕ字形の溝の方向Ｘ−Ｘが第３図に示すように一致する
ようにあらかじめ基板をセットしておく。第１図は第３
図においてＡ−Ａ方向の断面図である。The substrate is set in advance so that the directions XX of the U-shaped grooves match as shown in FIG. Figure 1 is the third
It is a sectional view taken along the line A-A in the figure.
絶縁物の指向性蒸着
第１図（ｄ）に示すように、超高真空中での蒸着の指向
性を用いて、Ｕ字型切り込み部側壁には、付着しないよ
うにＳｉＯ□３７を堆積する。Directional Vapor Deposition of Insulators As shown in Figure 1(d), SiO□37 is deposited on the side wall of the U-shaped cut using the directivity of vapor deposition in an ultra-high vacuum to avoid adhesion. .
電極形成
しかる後、不純物をドープした多結晶ＧａＡｓをＣＶＤ
法で堆積し、マスクを用いてフォトエツチングを行い、
第１図（ｅ）に示すようにゲート電極配線層３８を残し
、他を全面除去する。その後、ソースコンタクトホール
を開孔１通常の蒸着法によりＡｕ−Ｇａ／Ｎｉ／Ａｕを
蒸着し、リフトオフ法によりソース電極３９のパターン
を形成し、また、ドレイン電極４０を形成し、これらの
電極を合金化することによりＳＩＴを完成させる。After electrode formation, polycrystalline GaAs doped with impurities is deposited by CVD.
method, photoetching using a mask,
As shown in FIG. 1(e), the gate electrode wiring layer 38 is left and the rest is completely removed. After that, Au-Ga/Ni/Au is evaporated by the normal evaporation method to open the source contact hole 1, and a pattern of the source electrode 39 is formed by the lift-off method, and a drain electrode 40 is formed, and these electrodes are SIT is completed by alloying.
なお、上記実施例では、本発明の内容について理解しや
すくするために、 ＧａＡｓ／Ｇａ、 −ｘＡ１ｘＡｓ
ｌＩｌ！ｉ９ゲート型ＳＩＴの製作例について説明した
が１本発明が以上の例の範囲に限られるものではなく、
本発明の基本思想にそうものならば、各工程及び材料を
変更しても何らさしつかえない、たとえば、Ｓｉｎ、３
７の指向性蒸着工程を省略しても良い。In the above embodiment, GaAs/Ga, -xA1xAs
lIl! Although an example of manufacturing an i9 gate type SIT has been described, the present invention is not limited to the scope of the above example.
If this is true of the basic idea of the present invention, there is nothing wrong with changing each process and material. For example, Sin, 3
The directional vapor deposition step 7 may be omitted.
Ｇａ□−ｘＡｌｘＡｓのかわりに、ＧａＮｙＡｓ、 −
ｙ、 ＧａＰｙＡ８１− ｙ、 Ｇａ０Ｎでも良い、ま
た、半導体もＧａＡｓに限られるわけではなく、他の■
−■族半導体、■−■族半導体およびＳｉやＧｅのよう
な元素半導体で良いことはもちろんである。また、半導
体３１，３２，３３をＳｉとして、 ＧａＡｌＡｓ６の
かわりにＳｕｎ、を形成すればＭＯＳ−５ＩＴどなる。GaNyAs, - instead of Ga□-xAlxAs;
y, GaPyA81-y, Ga0N may also be used, and the semiconductor is not limited to GaAs, but other
Of course, semiconductors of the -■ group, the -■ group semiconductor, and elemental semiconductors such as Si and Ge may be used. Moreover, if the semiconductors 31, 32, and 33 are made of Si and Sun is formed instead of GaAlAs6, a MOS-5IT is obtained.
この場合のＳｉＯ□はアモルファスでもよいことはもち
ろんである。あるいは、第１図（ｃ）で形成するＧａＡ
ｌ、Ａｓ６のかわりにＺｎ５ｅを用いてＺｎ５ｓ−Ｇａ
Ａｓヘテロ構造の絶縁ゲート型ＳＩＴを製造することも
可能である。Ｚｎ５ｅの禁制帯幅は２．６７ｅＶでＧａ
ＡｓおよびＡｌＡｓの禁制帯幅よりも大きく、格子定数
は５．６６７人でＧａＡｓの格子定数に近いのでＺｎ５
ｅ−ＧａＡｓヘテロ構造は良好な特性を示す、また、Ｓ
ＩＴの製造法に限られるわけではなく、他の三次元構造
の半導体集積回路等の段差部を有する半導体装置に本１
発明を適用しうろことは明らかである。Of course, SiO□ in this case may be amorphous. Alternatively, GaA formed in FIG. 1(c)
l, Zn5s-Ga using Zn5e instead of As6
It is also possible to manufacture an insulated gate SIT with an As heterostructure. The forbidden band width of Zn5e is 2.67 eV and Ga
Zn5 is larger than the forbidden band width of As and AlAs, and its lattice constant is 5.667, which is close to that of GaAs.
The e-GaAs heterostructure exhibits good properties, and S
This book 1 is applicable not only to IT manufacturing methods but also to semiconductor devices with stepped parts such as semiconductor integrated circuits with other three-dimensional structures.
The application of the invention is obvious.
［発明の効果コ
以上のように本発明によれば、切り込み部側壁への均質
で、しかも原子単位の精度で厚み制御された薄膜形成が
可能であるため、従来の技術では困難であった。縦型＋
１１ＥＭＴ、理想型ＳＩＴ、三次元デバイス等の超高速
デバイス、超ＬＳＩの製造が容易になり、その工業的価
値は大きい。[Effects of the Invention] As described above, according to the present invention, it is possible to form a thin film on the side wall of the cut portion that is homogeneous and whose thickness is controlled with atomic precision, which was difficult to do with conventional techniques. Vertical +
11EMT, ideal SIT, three-dimensional devices, and other ultra-high-speed devices and ultra-LSIs will become easier to manufacture, and their industrial value will be great.
第１図は本願発明者等が先に提案したＭＬＥ法による結
晶成長装置の説明図、第２図（ａ）〜（ｓ）は本発明の
一実施例に係る半導体装置製造過程説明図。
第３図は第１図の装置を用いて第２図の半導体装置を製
造する際のソースガス導入方向とＵ形溝形成方向説明図
である。
１・・・成長槽、２・・・ゲートバルブ、３・・・排気
装置、４，５，６，７，８，９・・・ ノズル、１０，
１１，１２，１３，１４゜１５・・・バルブ、１６，１
７，１８，１９，２０，２１・・・ガス源、２２・・・
ヒータ、２３・・・熱電対、２４・・・光源、２５・・
・窓、２Ｇ・・・圧力計、２７・・・基板、３１・・・
ｎ◆ＧａＡｓ、３２− ｐ−ＧａＡｓ、３３− ｎ＋Ｇ
ａＡｓ、 ３４− Ｕ法開孔部、３５・・・アンドープ
ＧａＡｓ、３６・・・アンドープＡｌＧａＡｓ、３７
・・・ 蒸着ＳｉＯ，，３８−・・多結晶ＧａＡｓ、３
９・・・ リース電極、４０・・・ ドレイン電極。
第７図
第２図
：＄３図
ｔFIG. 1 is an explanatory diagram of a crystal growth apparatus using the MLE method previously proposed by the inventors of the present invention, and FIGS. 2(a) to 2(s) are explanatory diagrams of a semiconductor device manufacturing process according to an embodiment of the present invention. FIG. 3 is an explanatory view of the source gas introduction direction and the U-shaped groove formation direction when manufacturing the semiconductor device of FIG. 2 using the apparatus of FIG. 1. DESCRIPTION OF SYMBOLS 1... Growth tank, 2... Gate valve, 3... Exhaust device, 4, 5, 6, 7, 8, 9... Nozzle, 10,
11, 12, 13, 14° 15... Valve, 16, 1
7, 18, 19, 20, 21... gas source, 22...
Heater, 23...Thermocouple, 24...Light source, 25...
・Window, 2G...pressure gauge, 27...board, 31...
n◆GaAs, 32- p-GaAs, 33- n+G
aAs, 34- U method opening, 35... Undoped GaAs, 36... Undoped AlGaAs, 37
... Vapor-deposited SiO, 38--Polycrystalline GaAs, 3
9... Lease electrode, 40... Drain electrode. Figure 7 Figure 2: $3 Figure t
Claims (6)
してほぼ垂直方向に切り込み部分を形成する第１の工程
と、その切り込み部側壁に、薄膜の成分元素を含む分子
状のガスを交互に導入することにより、原子単位の精度
で厚み制御を行なって薄膜を形成する第２の工程とを有
することを特徴とする半導体装置の製造方法。(1) A first step of forming at least a notch in a part of the semiconductor surface in a direction substantially perpendicular to the surface, and alternately applying a molecular gas containing the constituent elements of the thin film to the sidewall of the notch. a second step of forming a thin film by controlling the thickness with atomic precision by introducing a method of manufacturing a semiconductor device.
工程で形成する薄膜がＡｌｘＧａ＿１−ｘＡｓもしくは
ＡｌｘＧａ＿１−ｘＡｓ＿１−ｙＰｙである半導体装置
の製造方法。(2) A method for manufacturing a semiconductor device according to claim 1, wherein the thin film formed in the second step is AlxGa_1-xAs or AlxGa_1-xAs_1-yPy.
工程で形成する薄膜が、ＳｉＯ＿２である半導体装置の
製造方法。(3) The method of manufacturing a semiconductor device according to claim 1, wherein the thin film formed in the second step is SiO_2.
工程で形成する薄膜が、不純物密度、不純物導電型、も
しくは材料のうち少なく共いずれかが異なる、少なく共
２種類以上の多層膜である半導体装置の製造方法。(4) In claim 1, the thin film formed in the second step is a multilayer film of at least two or more types that differs in impurity density, impurity conductivity type, or material. A method for manufacturing a semiconductor device.
共２種類以上の多層膜がＧａＡｓとＡｌｘＧａ＿１−ｘ
Ａｓから成る複合膜を含む半導体装置の製造方法。(5) In claim 4, the at least two or more types of multilayer films are GaAs and AlxGa_1-x.
A method for manufacturing a semiconductor device including a composite film made of As.
の記載において、切り込み部側壁の面方向と、ガスの噴
出方向がほぼ平行である半導体装置の製造方法。(6) The method of manufacturing a semiconductor device according to any one of claims 1 to 5, wherein the surface direction of the side wall of the cut portion and the direction of gas ejection are substantially parallel.
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|---|---|---|---|
| JP59164822A JP2577544B2 (en) | 1984-08-08 | 1984-08-08 | Method for manufacturing semiconductor device |
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| JP2577544B2 JP2577544B2 (en) | 1997-02-05 |
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ID=15800574
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|---|---|---|---|
| JP59164822A Expired - Lifetime JP2577544B2 (en) | 1984-08-08 | 1984-08-08 | Method for manufacturing semiconductor device |
Country Status (1)
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| JP (1) | JP2577544B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286942A (en) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | Semiconductor device and method of manufacturing the same |
| JP2009246405A (en) * | 2009-07-30 | 2009-10-22 | Tokyo Electron Ltd | Film foming method |
Families Citing this family (1)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130896A (en) * | 1979-02-28 | 1980-10-11 | Lohja Ab Oy | Method and device for growing compound thin membrane |
-
1984
- 1984-08-08 JP JP59164822A patent/JP2577544B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2577544B2 (en) | 1997-02-05 |
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