JPH06224219A - Manufacture of film transistor - Google Patents

Abstract

PURPOSE:To accurately and easily control the profile of the impurities in the region connected to an electrode out of an operating semiconductor layer. CONSTITUTION:A semiconductor layer containing impurities, made by vapor growth method, is formed at the junction part between the source and drain electrodes 41s and 41d of TFT and an operating conductor layer, and the semiconductor layer is constituted so that the concentration of impurities may be higher the closer it come to the source and drain electrodes.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関する。近年、薄膜トランジスタは、液晶表示
パネル、エレクトロルミネッセンス等の駆動素子として
使用されている。そのような液晶表示パネルは、例えば
薄型の液晶テレビや情報端末機器などに使用されてい
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor. In recent years, thin film transistors have been used as drive elements for liquid crystal display panels, electroluminescence and the like. Such a liquid crystal display panel is used, for example, in a thin liquid crystal television or an information terminal device.

【０００２】[0002]

【従来の技術】薄膜トランジスタ（以下、ＴＦＴ(Thin
Film Transistor)と称する）は、構造の相違により、ス
タガー型、逆スタガー型或いはプレーナ型がある。2. Description of the Related Art A thin film transistor (hereinafter, TFT (Thin
Film Transistor) is classified as a stagger type, an inverted stagger type, or a planar type, depending on the structure.

【０００３】スタガー型ＴＦＴは、基板側にソース電極
及びドレイン電極を形成し、その上に動作半導体層、絶
縁膜を形成し、その絶縁膜の上にゲート電極を形成する
構造となっている。The stagger type TFT has a structure in which a source electrode and a drain electrode are formed on the substrate side, an operating semiconductor layer and an insulating film are formed thereon, and a gate electrode is formed on the insulating film.

【０００４】また、逆スタガー型ＴＦＴは、基板側にゲ
ート電極を形成し、その上に絶縁膜と動作半導体層を順
に成長し、その動作半導体層の上にソース電極、ドレイ
ン電極を形成する構造となっている。The inverted stagger type TFT has a structure in which a gate electrode is formed on the substrate side, an insulating film and an operating semiconductor layer are sequentially grown on the gate electrode, and a source electrode and a drain electrode are formed on the operating semiconductor layer. Has become.

【０００５】さらに、プレーナ型ＴＦＴは、基板の上に
動作半導体層を成長し、その動作半導体層の上に絶縁膜
を介してゲート電極を形成するとともに、そのゲート電
極の両側の半導体層にソース層、ドレイン層を形成する
構造をしている。Further, in the planar type TFT, an operating semiconductor layer is grown on a substrate, a gate electrode is formed on the operating semiconductor layer via an insulating film, and a source is formed on the semiconductor layers on both sides of the gate electrode. It has a structure of forming a layer and a drain layer.

【０００６】ＴＦＴは、安価なガラス基板の上に形成さ
れることが多く、キャリアを移動させる動作半導体層
は、非晶質シリコン又は多結晶シリコンから構成されて
いる。多結晶シリコンの成長は、例えば特開平３−１６
５５７５号公報に記載されているように一般には気相成
長法によって堆積され、また非晶質シリコンも成長温度
を低くして同様な方法で形成される。A TFT is often formed on an inexpensive glass substrate, and an operating semiconductor layer for moving carriers is made of amorphous silicon or polycrystalline silicon. The growth of polycrystalline silicon is described, for example, in JP-A-3-16.
As described in Japanese Patent No. 5575, it is generally deposited by a vapor phase epitaxy method, and amorphous silicon is also formed by a similar method with a low growth temperature.

【０００７】その動作半導体層は、キャリアの移動度が
大きくて、オフ状態でのリーク電流、即ちオフ電流が小
さいことが望ましいが、非晶質シリコンは、キャリアの
移動度が小さく、リーク電流が小さく、また、多結晶シ
リコンは、それとは反対にキャリアの移動度が大きく、
リーク電流が大きい。It is desirable that the operating semiconductor layer has a high carrier mobility and a small leak current in an off state, that is, an off current. However, amorphous silicon has a low carrier mobility and a leak current. Small, and polycrystalline silicon, on the contrary, has a large carrier mobility,
Large leak current.

【０００８】この場合、キャリア移動度の大きな多結晶
シリコンを用い、そのオフ電流を小さくすることが望ま
しく、例えば特開平２−８３９３９号公報において次の
ようなオフ電流低減方法が提案されている。In this case, it is desirable to use polycrystalline silicon having a high carrier mobility to reduce the off current. For example, Japanese Patent Laid-Open No. 2-83939 proposes the following off current reducing method.

【０００９】即ち、スタガー型ＴＦＴの動作半導体層の
うちソース・ドレイン電極に接触する部分に不純物をイ
オン注入する場合に、ソース電極とドレイン電極に接触
する部分の不純物濃度を最も大きする一方、動作半導体
層の内部に入るほどその不純物濃度が小さくなるように
注入条件を設定し、これにより、オフ電流の原因の一つ
となるフィールドエミッション電流を小さくしている。That is, when impurities are ion-implanted into a portion of the operating semiconductor layer of the staggered TFT which is in contact with the source / drain electrodes, the impurity concentration of the portion in contact with the source and drain electrodes is maximized while the operation is performed. The implantation conditions are set so that the impurity concentration becomes smaller as it enters the inside of the semiconductor layer, thereby reducing the field emission current which is one of the causes of the off current.

【００１０】また、逆スタガー型ＴＦＴのゲート絶縁膜
についていえば、その絶縁膜はゲート電極の上に積層さ
れるので、ピンホールやクラック等に起因する絶縁破壊
や低抵抗欠陥部分が生じやすくなり、これを防止する必
要がある。その方法の１つとして、ゲート絶縁膜を原子
層エピタキシー法により形成することが特開平２−２４
６１６１号公報において提案されている。なお、その公
報によれば、ゲート絶縁膜の結晶方位に関しては何らの
記載もなく、また、ゲート絶縁膜の上に成長する動作半
導体層に関してはプラズマＣＶＤ法により非晶質シリコ
ン膜を形成することだけが記載され、それ以外は何ら記
載されていない。Further, regarding the gate insulating film of the inverted stagger type TFT, since the insulating film is laminated on the gate electrode, a dielectric breakdown or a low resistance defect portion due to a pinhole, a crack or the like is likely to occur. , It is necessary to prevent this. As one of the methods, forming a gate insulating film by an atomic layer epitaxy method is disclosed in Japanese Patent Laid-Open No. 2-24.
Proposed in 6161. According to that publication, there is no description about the crystal orientation of the gate insulating film, and regarding the operating semiconductor layer grown on the gate insulating film, an amorphous silicon film is formed by the plasma CVD method. Only those listed and nothing else.

【００１１】ところで、先行技術では、ガラス基板の上
方に非晶質シリコン薄膜または多結晶シリコン薄膜を堆
積し、これを動作半導体層（活性層）としているが、ガ
ラス基板自体が非晶質なので、その上に直接或いはSi
O₂、 SiNを介して多結晶シリコンを形成しても粒界の大
きさが５０nm前後と、ごく微細な結晶性のものしか得ら
れない。By the way, in the prior art, an amorphous silicon thin film or a polycrystalline silicon thin film is deposited above a glass substrate and used as an operating semiconductor layer (active layer). However, since the glass substrate itself is amorphous, Directly on it or Si
Even if polycrystalline silicon is formed through O ₂ and SiN, the size of the grain boundary is about 50 nm, and only very fine crystalline material is obtained.

【００１２】しかも、このようなシリコン薄膜を用いた
ＴＦＴによれば、キャリアの移動度を十分に大きくでき
ないという問題がある。なお、そのようにガラス基板の
上に形成される多結晶シリコンの移動度は約１０cm²/Vs
で、非晶質シリコンの移動度は約１cm²/Vsである。Moreover, the TFT using such a silicon thin film has a problem that the mobility of carriers cannot be sufficiently increased. The mobility of the polycrystalline silicon thus formed on the glass substrate is about 10 cm ² / Vs.
The mobility of amorphous silicon is about 1 cm ² / Vs.

【００１３】これに対して、成膜後に高温の熱処理を行
って結晶性を良くすることも考えられるが、大型ガラス
基板を使用する場合にその軟化点以上の温度、即ち４０
０℃以上の温度を長時間加えるとガラス基板に大きな変
形が生じるという不都合がある。On the other hand, it is conceivable to perform high temperature heat treatment after film formation to improve the crystallinity, but when a large glass substrate is used, a temperature above its softening point, that is, 40
When a temperature of 0 ° C. or higher is applied for a long time, there is a disadvantage that the glass substrate is largely deformed.

【００１４】また、絶縁性基板上に非晶質シリコン薄膜
または微細結晶粒の多結晶シリコン薄膜を形成した後、
レーザーアニールにより一部分ずつ多結晶化または単結
晶化を進めて、これを全域に及ぼすことも試みられてい
るが（参考文献；IEEE TRANSACTIONS ON ELECTRON DEVI
CE, VOL.36, No.9, 1989, p.1934-1937 ）、工程に要す
る時間が長く、また、全面を均一に処理することが困難
である。After forming an amorphous silicon thin film or a polycrystalline silicon thin film of fine crystal grains on an insulating substrate,
It has also been attempted to promote polycrystallization or single crystallization part by part by laser annealing and to apply it to the whole area (reference: IEEE TRANSACTIONS ON ELECTRON DEVI).
CE, VOL.36, No.9, 1989, p.1934-1937), the time required for the process is long, and it is difficult to uniformly process the entire surface.

【００１５】[0015]

【発明が解決しようとする課題】ところで、粒界の大き
なシリコン膜を形成できたとしても、オフ電流の低減と
いう問題が残っている。Even if a silicon film having a large grain boundary can be formed, the problem of reduction of off current remains.

【００１６】これを解決するためには、動作半導体層に
不純物をイオン注入する際に、上記したように、ソース
・ドレイン電極に接触する部分の不純物濃度が最大にな
るようなプロファイルにすることが提案されている。In order to solve this, when the impurity is ion-implanted into the operating semiconductor layer, the profile is set so that the impurity concentration of the portion contacting the source / drain electrodes is maximized as described above. Proposed.

【００１７】しかし、そのような不純物プロファイルと
所望の不純物濃度を得るためのイオン注入条件の設定は
容易でなく、しかも不純物プロファイルを制御するため
の膜を動作半導体層の上に存在させるといった複雑な工
程を踏まなければならい。However, it is not easy to set the ion implantation conditions for obtaining such an impurity profile and a desired impurity concentration, and the film for controlling the impurity profile is present on the operating semiconductor layer in a complicated manner. You have to go through the process.

【００１８】本発明はこのような問題に鑑みてなされた
ものであって、動作半導体層のうち電極に接続される領
域の不純物のプロファイルを精度良く、簡便に制御する
ことができる薄膜トランジスタの製造方法を提供するこ
とを目的とする。The present invention has been made in view of the above problems, and a method of manufacturing a thin film transistor capable of accurately and easily controlling the profile of impurities in a region of the operating semiconductor layer connected to the electrode. The purpose is to provide.

【００１９】[0019]

【課題を解決するための手段】上記課題は、図１１、図
１２に例示するように、ガラス基板１の上に半導体膜３
を形成する工程と、前記半導体膜３の上にゲート絶縁膜
２３を介してゲート電極２４を形成する工程と、前記ゲ
ート電極２４の両側の前記半導体層３に不純物を導入し
て不純物導入層２６，２７を形成する工程と、気相成長
法により、前記不純物導入層２６，２７よりも高濃度の
不純物を含有する不純物含有半導体膜２９を前記不純物
導入層２６，２７の上に成長する工程と、前記不純物含
有半導体膜２６，２７の上にソース・ドレイン電極３１
ｓ，３１ｄを形成する工程とを有することを特徴とする
薄膜トランジスタの製造方法により達成する。The above-mentioned problems are solved by the semiconductor film 3 formed on the glass substrate 1 as illustrated in FIGS.
And a step of forming a gate electrode 24 on the semiconductor film 3 via a gate insulating film 23, and an impurity introduction layer 26 by introducing impurities into the semiconductor layer 3 on both sides of the gate electrode 24. , 27, and a step of growing an impurity-containing semiconductor film 29 containing a higher concentration of impurities than the impurity-doped layers 26, 27 on the impurity-doped layers 26, 27 by vapor phase epitaxy. A source / drain electrode 31 on the impurity-containing semiconductor films 26, 27.
and a step of forming s, 31d.

【００２０】または、図１４、図１５に例示するよう
に、ガラス基板１の上に半導体膜３を形成する工程と、
前記半導体膜３の上にゲート絶縁膜３２を介してゲート
電極３６を形成するとともに、該ゲート電極３６の上に
膜成長阻止用絶縁膜３４を形成する工程と、前記膜成長
阻止用絶縁膜３４から露出した前記半導体膜３の上に、
成長開始層よりも成長終了層の不純物濃度が高い不純物
含有半導体膜３７，３８を気相成長法により選択的に成
長する工程と、前記不純物含有半導体膜３７，３８の上
にソース・ドレイン電極４１ｓ，４１ｄを接続する工程
とを有することを特徴とする薄膜トランジスタの製造方
法により達成する。Alternatively, as illustrated in FIGS. 14 and 15, a step of forming the semiconductor film 3 on the glass substrate 1,
Forming a gate electrode 36 on the semiconductor film 3 via a gate insulating film 32, and forming a film growth blocking insulating film 34 on the gate electrode 36; and the film growth blocking insulating film 34. On the semiconductor film 3 exposed from
A step of selectively growing the impurity-containing semiconductor films 37, 38 having a higher impurity concentration in the growth end layer than in the growth start layer by vapor phase epitaxy, and the source / drain electrodes 41s on the impurity-containing semiconductor films 37, 38. , 41d are connected to the thin film transistor.

【００２１】または、前記膜成長阻止用絶縁膜３４は前
記ゲート電極３６、前記ゲート絶縁膜３２から庇状に突
出させていることを特徴とする薄膜トランジスタの製造
方法により達成する。Alternatively, the method for manufacturing a thin film transistor is characterized in that the film growth preventing insulating film 34 is projected from the gate electrode 36 and the gate insulating film 32 in an eaves shape.

【００２２】または、前記半導体層３を成長する前に、
前記ガラス基板の上に、二元系材料を構成する各原子を
別々に含む２つの雰囲気に交互に曝す原子層堆積法によ
り絶縁膜を堆積する工程を含むことを特徴とする薄膜ト
ランジスタの製造方法により達成する。Alternatively, before growing the semiconductor layer 3,
A method of manufacturing a thin film transistor, comprising: a step of depositing an insulating film on the glass substrate by an atomic layer deposition method in which two atoms each of which constitutes a binary material are alternately exposed. To achieve.

【００２３】または、図１９に例示するように、基板１
の上にゲート電極５０を形成する工程と、前記ゲート電
極１を覆うゲート絶縁膜２を前記基板１の上に成長する
工程と、前記ゲート絶縁膜２の上に半導体層３を成長す
る工程と、成長開始層よりも成長終了層の不純物濃度が
高い不純物含有半導体層５１，５２を少なくともソース
領域及びドレイン領域の前記半導体層３の上に気相成長
法により成長する工程とを有することを特徴とする薄膜
トランジスタの製造方法により達成する。Alternatively, as illustrated in FIG. 19, the substrate 1
Forming a gate electrode 50 on the substrate, growing a gate insulating film 2 covering the gate electrode 1 on the substrate 1, and growing a semiconductor layer 3 on the gate insulating film 2. And a step of growing the impurity-containing semiconductor layers 51, 52 having a higher impurity concentration in the growth end layer than in the growth start layer on at least the semiconductor layer 3 in the source region and the drain region by a vapor phase epitaxy method. It is achieved by the method of manufacturing a thin film transistor.

【００２４】または、前記ゲート絶縁膜２は、二元系材
料を構成する各原子を別々に含む２つの雰囲気に交互に
曝す原子層堆積法により形成されることを特徴とする薄
膜トランジスタの製造方法により達成する。Alternatively, the gate insulating film 2 is formed by an atomic layer deposition method in which two atoms each of which constitutes a binary material are separately exposed by an atomic layer deposition method. To achieve.

【００２５】または、基板１の上にソース電極６１及び
ドレイン電極６２となる金属膜を形成する工程と、成長
終了層よりも成長開始層の不純物濃度を高くした不純物
含有半導体膜６７を気相成長法により少なくともソース
領域及びドレイン領域に形成する工程と、前記不純物含
有半導体膜６７の上にシリコン膜６８を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法
により達成する。Alternatively, the step of forming a metal film to be the source electrode 61 and the drain electrode 62 on the substrate 1 and the vapor phase growth of the impurity-containing semiconductor film 67 in which the growth start layer has a higher impurity concentration than the growth end layer. This is achieved by a method for manufacturing a thin film transistor, which comprises a step of forming at least a source region and a drain region by a method and a step of forming a silicon film 68 on the impurity-containing semiconductor film 67.

【００２６】または、前記不純物含有半導体膜５１，５
２，６７内の不純物は、気相成長の際の不純物元素含有
ガスの流量を変えることにより線型的又は階段状に変化
していることを特徴とする薄膜トランジスタの製造方法
により達成する。Alternatively, the impurity-containing semiconductor films 51, 5
The impurities in 2 and 67 are achieved by a method of manufacturing a thin film transistor characterized in that they are changed linearly or stepwise by changing the flow rate of the impurity element-containing gas during vapor phase growth.

【００２７】または、前記不純物含有半導体層５１，５
２，６７のうち、前記ソース電極、ドレイン電極に接触
する層のキャリア濃度は５×１０¹⁷／cm³ 以上であり、
前記動作半導体層に接触する層のキャリア濃度は１×１
０¹⁷／cm³ 以下であることを特徴とする薄膜トランジス
タの製造方法により達成する。Alternatively, the impurity-containing semiconductor layers 51, 5
2, 67, the carrier concentration of the layer in contact with the source electrode and the drain electrode is 5 × 10 ¹⁷ / cm ³ or more,
The carrier concentration of the layer in contact with the operating semiconductor layer is 1 × 1.
It is achieved by a method of manufacturing a thin film transistor, which is characterized in that it is 0 ¹⁷ / cm ³ or less.

【００２８】[0028]

【作 用】本発明によれば、ＴＦＴのソース・ドレイン
電極と動作半導体層との接合部分に、気相成長法により
形成した不純物含有半導体層を形成し、その半導体層の
不純物濃度について、ソース・ドレイン電極に近づくほ
ど高濃度になるようにしている。[Operation] According to the present invention, an impurity-containing semiconductor layer formed by a vapor phase epitaxy method is formed at a junction between a source / drain electrode of a TFT and an operating semiconductor layer.・ The concentration is higher as it gets closer to the drain electrode.

【００２９】この場合、ソース・ドレイン電極に接続さ
れる不純物含有半導体層は、気相成長法によりその不純
物濃度が精度よく制御され、しかもその調整は容易であ
る。また、ソース・ドレイン電極に接触する部分の不純
物含有半導体層の不純物濃度は高いので、これによりコ
ンタクト抵抗が低減される。In this case, the impurity concentration of the impurity-containing semiconductor layer connected to the source / drain electrodes is accurately controlled by the vapor phase growth method, and the adjustment thereof is easy. In addition, since the impurity concentration of the impurity-containing semiconductor layer in the portion in contact with the source / drain electrodes is high, this reduces the contact resistance.

【００３０】さらに、動作半導体層に接続される不純物
含有半導体膜は低不純物濃度となるので、ドレイン近傍
の電界強度が小さくなり、オフ電流が低減する。Furthermore, since the impurity-containing semiconductor film connected to the operating semiconductor layer has a low impurity concentration, the electric field strength near the drain is reduced and the off current is reduced.

【００３１】[0031]

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明のシリコン薄膜を形成する装置の一例を
示す概念図である。この装置は原子層堆積装置（ＡＬＤ
（Atomic Layer Deposision)装置）とプラズマＣＶＤ装
置（Ｐ−ＣＶＤ装置）を備え、さらに、真空を破らずに
両者の反応チャンバに基体を搬送できる機構を備えてい
る。Embodiments of the present invention will be described below with reference to the drawings. (A) Description of First Embodiment of the Present Invention FIG. 1 is a conceptual diagram showing an example of an apparatus for forming a silicon thin film of the present invention. This equipment is an atomic layer deposition equipment (ALD
(Atomic Layer Deposision device) and a plasma CVD device (P-CVD device), and a mechanism capable of transferring the substrate to both reaction chambers without breaking the vacuum.

【００３２】図１において、Ｗは基体、Ｃ₁ ，Ｃ₂ は反
応チャンバ、Ｌはロードロック、Ｎ ₁ 〜Ｎ₅ はガス導入
口、Ｖ₁ 〜Ｖ₅ は、各ガス導入口Ｎ₁ 〜Ｎ₅ に接続され
て流量調整可能な弁、ＯＦは排気量調整可能なオリフィ
ス弁、Ｐ₁ とＰ₂ は真空排気系機構を示す。また、特に
図示しないが、両反応チャンバＣ₁ ，Ｃ₂ とも基体Ｗを
加熱する機構と基体Ｗを搬送する機構を備えている。In FIG. 1, W is a substrate and C is₁, C₂Is anti
O chamber, L is load lock, N ₁~ N_FiveGas introduction
Mouth, V₁~ V_FiveIs each gas inlet N₁~ N_FiveConnected to
Valve with adjustable flow rate, OF is an orifice valve with adjustable displacement
Valve, P₁And P₂Indicates an evacuation system mechanism. Also especially
Although not shown, both reaction chambers C₁, C₂Both the base W
A mechanism for heating and a mechanism for transporting the substrate W are provided.

【００３３】原子層堆積装置として、例えば特開平２−
７４０２９号公報に開示されている薄膜形成装置を使用
することができる。この装置は、図１に示すように、平
面形状が略扇状の反応チャンバＣ₁ の中央部に不活性ガ
スのアルゴンバリアガスが流れるようにガス導入口Ｎ₁
が配置され、これを中心にして左右の位置にガス導入口
Ｎ₂ ，Ｎ₃ が配置され、また、扇形の要の部分にはオリ
フィス弁ＯＦが設けられ、その排気側には真空排気系機
構Ｐ₁ として例えばターボ分子ポンプが配置されてい
る。As an atomic layer deposition apparatus, for example, Japanese Patent Application Laid-Open No. 2-
The thin film forming apparatus disclosed in Japanese Patent No. 74029 can be used. As shown in FIG. 1, this apparatus has a gas inlet N ₁ so that an argon barrier gas of an inert gas flows in the center of a reaction chamber C ₁ having a substantially fan-shaped plan.
Are arranged, and gas inlets N ₂ and N ₃ are arranged at left and right positions with respect to this, and an orifice valve OF is provided in a fan-shaped essential portion, and a vacuum exhaust system mechanism is provided on the exhaust side thereof. For example, a turbo molecular pump is arranged as P ₁ .

【００３４】プラズマＣＶＤ装置としては、ガス導入口
Ｎ₄ ，Ｎ₅ 、真空排気系機構Ｐ₂ を備えるとともに、特
に図示しないが、基体Ｗを挟む電極とこれに電圧を印加
する高周波電源、基板加熱機構等を備えた通常のものを
使用することができる。The plasma CVD apparatus is equipped with gas inlets N ₄ , N ₅ and an evacuation system P ₂ , and although not shown in particular, electrodes sandwiching the substrate W, a high frequency power source for applying a voltage thereto, and substrate heating. An ordinary one equipped with a mechanism or the like can be used.

【００３５】次に、上記した装置を用いて、基体Ｗとな
るガラス基板にシリコン薄膜を形成する方法を第１の実
施例として示す。図２(a) ，(b) はシリコン薄膜の形成
工程を示す断面図であり、１はガラス基板、２は二元系
材料膜であるAl₂O₃ 膜、２ａ₁ 〜２ａ_n は酸素原子層と
アルミニウム原子層が交互に配置される単原子層、３は
結晶シリコン膜を示している。なお、ガラス基板１とし
て例えば硼珪酸ガラス基板を用いる。Next, a method for forming a silicon thin film on a glass substrate to be the base W using the above-mentioned apparatus will be shown as a first embodiment. Figure 2 (a), (b) is a sectional view showing the formation of a silicon thin film process, 1 denotes a glass substrate, 2 is an Al ₂ O ₃ film a two-component material film, 2a ₁ to 2A region _n is an oxygen atom A monoatomic layer 3 in which layers and aluminum atomic layers are alternately arranged indicates a crystalline silicon film. A borosilicate glass substrate is used as the glass substrate 1, for example.

【００３６】まず、ガラス基板１を原子層堆積装置の反
応チャンバＣ₁ 内に配置する。この場合、アルゴンバリ
アガスが流れている中央のガス層を横切って左右に往復
する機構（図示せず）にガラス基板１を取り付ける。ガ
ラス基板１の成膜面は、ガス導入口Ｎ₁ 〜Ｎ₃ に向けて
配置される。First, the glass substrate 1 is placed in the reaction chamber C ₁ of the atomic layer deposition apparatus. In this case, the glass substrate 1 is attached to a mechanism (not shown) that reciprocates left and right across the central gas layer in which the argon barrier gas is flowing. The film formation surface of the glass substrate 1 is arranged toward the gas introduction ports N _{1 to} N ₃ .

【００３７】そして、ガラス基板１を３００℃に加熱
し、ターボ分子ポンプを有する真空排気系機構Ｐ₁ によ
り反応チャンバＣ₁ 内を５×１０^-7 Torr まで排気す
る。次に、第１の弁Ｖ₁ を開いてアルゴンガスを５００
sccm流しながら、反応チャンバＣ ₁ 内が0.０１Torr
（１．３３Pa）になるようにオリフィス弁ＯＦを絞りア
ルゴンスの定常流を作る。Then, the glass substrate 1 is heated to 300 ° C.
And a vacuum evacuation system mechanism P having a turbo molecular pump₁By
Reaction chamber C₁5 x 10 inside^-7 Exhaust to Torr
It Next, the first valve V₁Open and add argon gas to 500
Reaction chamber C while flowing sccm ₁Inside is 0.01 Torr
Throttle the orifice valve OF so that it becomes (1.33 Pa).
Create a steady flow of Lugons.

【００３８】ついで、第２の弁Ｖ₂ を開いて、１１０℃
に加熱した塩化アルミニウム（AlCl ₃ ）蒸気をガス導入
口Ｎ₂ を通して反応チャンバＣ₁ 内に導入する。また、
第３の弁Ｖ₃ を開いて、キャリアガスに水素を使用して
２０℃に保った水容器内の水蒸気（H₂O ）をガス導入口
Ｎ₃ から反応チャンバＣ₁ 内に導入する。Then, the second valve V₂Open the 110 ℃
Aluminum chloride (AlCl ₃) Introduce steam into gas
Mouth N₂Through reaction chamber C₁Introduce inside. Also,
Third valve V₃Open and use hydrogen as carrier gas
Water vapor (H₂O) gas inlet
N₃To reaction chamber C₁Introduce inside.

【００３９】この場合、アルゴンガスの定常流によって
塩化アルミニウム蒸気と水蒸気は隔てられ、混合しな
い。このときの反応チャンバＣ₁ 内の真空度は0.０１To
rrに維持されるように、オリフィス弁ＯＦを調整する。In this case, the aluminum chloride vapor and water vapor are separated by the steady flow of argon gas and do not mix. At this time, the degree of vacuum in the reaction chamber C ₁ is 0.01 To
Adjust the orifice valve OF so that it is maintained at rr.

【００４０】そして、定常流を乱さない速度、例えば往
復３秒の周期で、図示しない搬送機構上に載せたガラス
基板１を塩化アルミニウム蒸気雰囲気と水蒸気雰囲気に
交互に往復移動させる。この往復移動を６０００回繰り
返して、アルミニウム（Al）層と酸素（Ｏ）層を交互に
堆積することにより、複数の単原子層２ａ₁ 〜２ａ_nか
らなる４００nmの厚さのAl₂O₃ 膜２をガラス基板１の上
に成長する。このような膜の成長法をＡＬＤ法という。Then, the glass substrate 1 placed on a transport mechanism (not shown) is alternately reciprocated in an aluminum chloride vapor atmosphere and a water vapor atmosphere at a speed that does not disturb the steady flow, for example, a cycle of 3 seconds of reciprocation. The reciprocating movement is repeated 6000 times, aluminum by depositing alternately (Al) layer and oxygen (O) layer, a plurality of the Al ₂ O ₃ film having a thickness of 400nm composed of monoatomic layers 2a ₁ to 2A region _n 2 is grown on the glass substrate 1. Such a film growth method is called an ALD method.

【００４１】成長の最終は塩化アルミニウム蒸気雰囲気
として、Al₂O₃ 膜２の最上層２ａ_nをアルミニウム層に
する（図２(a))。つづいて、ロードロックＬを開き、こ
の中を通してガラス基板１をプラズマＣＶＤ装置の反応
チャンバＣ₂ に搬送した後に、ロードロックＬを再び閉
じる。そして、プラズマＣＶＤ法によりAl₂O₃ 膜２上に
厚さ１００nmの結晶シリコン膜３を成長した。At the end of the growth, an aluminum chloride vapor atmosphere is used to make the uppermost layer 2a _n of the Al ₂ O ₃ film 2 an aluminum layer (FIG. 2 (a)). Subsequently, the load lock L is opened, the glass substrate 1 is conveyed through the load lock L to the reaction chamber C ₂ of the plasma CVD apparatus, and then the load lock L is closed again. Then, a crystalline silicon film 3 having a thickness of 100 nm was grown on the Al ₂ O ₃ film 2 by the plasma CVD method.

【００４２】この場合、結晶シリコンという表現をした
のは、従来の多結晶シリコンよりも粒界が大きく、単結
晶シリコンともいえるからである。その成長条件は、基
板温度を４００℃にし、シラン(SiH₄)流量を１０sccm、
水素（H₂）流量を５００sccm、チャンバ内圧力を０．５
Torr（６６．５Pa）、高周波電源の放電電力を２００
Ｗ、放電時間を３０分とする。In this case, the expression "crystalline silicon" is used because it has a larger grain boundary than that of conventional polycrystalline silicon and can be called "single crystalline silicon". The growth conditions are as follows: substrate temperature is 400 ° C., silane (SiH ₄ ) flow rate is 10 sccm,
Hydrogen (H ₂ ) flow rate is 500 sccm, chamber pressure is 0.5
Torr (66.5 Pa), discharge power of high frequency power supply is 200
W, discharge time is 30 minutes.

【００４３】これによれば、Al₂O₃ 膜２上には、結晶粒
の径が２００nm前後と粒界の大きな結晶シリコン膜３が
膜厚１００nmで形成される（図２(b))。また、その移動
度は約３０cm²/Vsである。According to this, a crystalline silicon film 3 having a crystal grain diameter of about 200 nm and a large grain boundary with a film thickness of 100 nm is formed on the Al ₂ O ₃ film 2 (FIG. 2B). The mobility is about 30 cm ² / Vs.

【００４４】Al₂O₃ 膜２と結晶シリコン膜３の成長面の
結晶方位をＸ線回折法により調べると、図３(a) に示す
ように、Al₂O₃ 膜２に（０１２）面の優先配向が見ら
れ、結晶シリコン膜３に（１００）面の優先配向がみら
れた。When the crystal orientations of the growth surfaces of the Al ₂ O ₃ film 2 and the crystalline silicon film 3 are examined by the X-ray diffraction method, as shown in FIG. 3 (a), the Al ₂ O ₃ film 2 has a (012) plane. Was observed, and the (100) plane of the crystalline silicon film 3 was observed.

【００４５】これに対して、先行技術にしたがってガラ
ス基板１の上に直接或いは SiN膜を介して成長したシリ
コン膜は、図３(b) に示すように（１１０）面の結晶方
位となり、そのＸ線回折強度も小さかった。On the other hand, according to the prior art, the silicon film grown on the glass substrate 1 directly or through the SiN film has the crystal orientation of the (110) plane as shown in FIG. The X-ray diffraction intensity was also small.

【００４６】図３(a) において、Al₂O₃ のピークの面方
位（０２４）は（０１２）と等価であり、また、Siのピ
ークの（４００）は（１００）と等価であり、図３(b)
のSiのピークの面方位（２２０）は（１１０）と等価で
ある。In FIG. 3A, the plane orientation (024) of the Al ₂ O ₃ peak is equivalent to (012), and the Si peak (400) is equivalent to (100). 3 (b)
The surface orientation (220) of the Si peak of is equal to (110).

【００４７】なお、結晶シリコン膜３の成長は、プラズ
マＣＶＤ法の他に、低圧ＣＶＤ法やスパッタ法により形
成しても同様な結果が得られる。結晶シリコン膜３の成
長温度は２５０℃〜４００℃の範囲とする。それ以下の
温度では、結晶シリコンが得にくい。The crystalline silicon film 3 can be grown by the low pressure CVD method or the sputtering method in addition to the plasma CVD method, and the same result can be obtained. The growth temperature of the crystalline silicon film 3 is in the range of 250 ° C to 400 ° C. At temperatures below that, it is difficult to obtain crystalline silicon.

【００４８】また、原子層堆積法により形成する二元系
材料膜としては、Al₂O₃ 膜の他に、GaP膜、 AlP膜、 Al
N膜、 ZnS膜等があり、その上に結晶シリコン膜を成長
しても（１００）面の優先配向が見られる。例えば、 G
aP膜の場合にはGa(CH₃)₃とPH ₃ 、 AlP膜の場合にはAl(C
H₃)₃とPH₃ 、 AlN膜の場合にはAl(CH₃)₃とNH₃ 、 ZnS膜
の場合には、Zn(CH₃)₃とH₂S 、といった２種のガスをア
ルゴンガス層で区画して別々に供給する。なお、Al₂O₃
を含めて二元系材料膜の成長温度は３００℃から４００
℃の範囲とする。A binary system formed by the atomic layer deposition method
As the material film, Al₂O₃In addition to films, GaP film, AlP film, Al
There are N film, ZnS film, etc., and a crystalline silicon film is grown on it.
However, the preferential orientation of the (100) plane can be seen. For example, G
In case of aP film, Ga (CH₃)₃And PH ₃, Al (C
H₃)₃And PH₃In the case of AlN film, Al (CH₃)₃And NH₃, ZnS film
In case of, Zn (CH₃)₃And H₂Two types of gas such as S
It will be supplied separately by partitioning it in the Lugon gas layer. Note that Al₂O₃
The growth temperature of the binary material film including
It shall be in the range of ° C.

【００４９】さらに、二元系材料膜は、ガラス基板１の
上に直に形成する他に、その下地層として SiN、SiON、
SiO₂等の層を介して形成してもよい。これによれば、膜
質に影響の大きな初期成長状態がよくなって Al₂O₃膜２
の（０１２）面の優先配向がより生じ易くなり、結晶シ
リコン膜３の膜質がさらに向上する。Further, the binary material film is formed directly on the glass substrate 1, and SiN, SiON, and
It may be formed via a layer such as SiO ₂ . According to this, the initial growth state, which greatly affects the film quality, improves and the Al ₂ O ₃ film 2
The preferential orientation of the (012) plane is more likely to occur, and the film quality of the crystalline silicon film 3 is further improved.

【００５０】これらの結晶シリコンの成長方法、二元系
材料膜の選択、或いは二元系材料膜の下に絶縁膜を形成
するか否かの選択については、以下の実施例で特に説明
しなくても同様に適用する。The crystalline silicon growth method, the selection of the binary material film, and the selection of whether or not to form the insulating film under the binary material film are not particularly described in the following embodiments. However, the same applies.

【００５１】（ｂ）本発明の第２実施例の説明 第１実施例では、Al₂O₃ 膜２の最上層２ａ_n としてAl層
を形成しているが、AlはH₂O と反応し易く、反応が生じ
ると、その上でシリコンがエピタキシャル成長し難くな
るので、清浄なAl面を出す必要がある。そのためには１
３００℃程度の前処理を行えばよいが、この温度条件で
はガラス基板１に変形が確実に生じるので適当でない。(B) Description of the Second Embodiment of the Present Invention In the first embodiment, the Al layer is formed as the uppermost layer 2a _n of the Al ₂ O ₃ film 2, but Al reacts with H ₂ O. Since it is easy and when a reaction occurs, it becomes difficult for silicon to grow epitaxially on it, it is necessary to form a clean Al surface. 1 for that
A pretreatment of about 300 ° C. may be performed, but this temperature condition is not suitable because the glass substrate 1 is surely deformed.

【００５２】そこで、そのような高温の加熱処理を行う
ことなくAlの表面を清浄に保持したままでシリコンを成
長させる方法を第２の実施例として説明する。図４は、
本発明の第２実施例を示すシリコン薄膜工程を示す概念
図である。この実施例においても、図１に示す構造の装
置を使用する。Therefore, a method for growing silicon while keeping the surface of Al clean without performing such high-temperature heat treatment will be described as a second embodiment. Figure 4
It is a conceptual diagram which shows the silicon thin film process which shows the 2nd Example of this invention. Also in this embodiment, the device having the structure shown in FIG. 1 is used.

【００５３】まず、第１実施例と同様に、ガラス基板１
を原子層堆積装置の反応チャンバＣ ₁ 内に配置する。そ
して、ガラス基板１を４００℃に加熱し、真空排気系機
構Ｐ₁ により５×１０^-7Torr（６．７×１０^-5Pa）にな
るまで排気する。次に、第１の弁Ｖ₁ を開いてアルゴン
ガス（Ar）を５００sccm流し、0.０１Torrになるように
オリフィス弁ＯＦを調整してアルゴンガスの定常流を作
る。First, similarly to the first embodiment, the glass substrate 1
The reaction chamber C of the atomic layer deposition apparatus ₁Place it inside. So
Then, the glass substrate 1 is heated to 400 ° C., and the vacuum exhaust system machine
Structure P₁By 5 × 10^-7Torr (6.7 × 10^-FivePa)
Exhaust until Next, the first valve V₁Open argon
Flow gas (Ar) at 500sccm so that it becomes 0.01 Torr
Adjust the orifice valve OF to create a steady flow of argon gas.
It

【００５４】ついで、第２の弁Ｖ₂ を開いて、ガス導入
口Ｎ₂ を通してAl(CH₃)₃蒸気を反応チャンバＣ₁ 内に導
入する。さらに、第３の弁Ｖ₃ を開いて、２０℃に保っ
た水容器からガス導入口Ｎ₃ を通して水蒸気（H₂O ）を
反応チャンバＣ₁ 内に導入する。また、反応チャンバＣ
₁ 内の真空度を0.０１Torrに維持する。Then, the second valve V ₂ is opened, and Al (CH ₃ ) ₃ vapor is introduced into the reaction chamber C ₁ through the gas introduction port N ₂ . Further, the third valve V ₃ is opened, and water vapor (H ₂ O) is introduced into the reaction chamber C ₁ from the water container kept at 20 ° C. through the gas introduction port N ₃ . Also, the reaction chamber C
_The degree of vacuum in ₁ is maintained at 0.01 Torr.

【００５５】この場合、アルゴンガスの定常流によって
Al(CH₃)₃蒸気と H₂O蒸気は隔てられて混合しない。さら
に、Al(CH₃)₃とH₂O の供給時間をそれぞれ１秒となし、
アルゴンガスによるパージ時間を５秒となるように、図
示しない搬送機構上のガラス基板１をAl(CH₃)₃雰囲気と
H₂O 雰囲気に往復移動させる。そして、この往復移動を
３００回繰り返すことにより、ガラス基板１上に膜厚５
０nmの多結晶又は単結晶の Al₂O₃膜２を成長する（図４
(a))。In this case, the steady flow of argon gas
Al (CH ₃ ) ₃ vapor and H ₂ O vapor are separated and do not mix. Furthermore, the supply time of Al (CH ₃ ) ₃ and H ₂ O is set to 1 second, respectively,
The glass substrate 1 on the transfer mechanism (not shown) was exposed to an Al (CH ₃ ) ₃ atmosphere so that the purge time with argon gas was 5 seconds.
Move back and forth in H ₂ O atmosphere. By repeating this reciprocating movement 300 times, a film thickness of 5 is formed on the glass substrate 1.
A 0 nm polycrystalline or single crystal Al ₂ O ₃ film 2 is grown (FIG. 4).
(a)).

【００５６】この場合、成長の最終はAl(CH₃)₃雰囲気と
して Al₂O₃膜２の最上層２ａ_n をAl層とする。この後
に、原子層堆積装置の第３の弁Ｖ₃ を閉じ、続いて残り
の弁Ｖ₁ ，Ｖ₂を閉じ、ロードロックＬを開いてガラス
基板１をプラズマＣＶＤ装置の反応チャンバＣ₂ に搬送
してから、再びロードロックＬを閉める。この場合、図
示しないガス導入口を通して反応チャンバＣ₂ 内にAl(C
H₃)₃を導入した状態にするとともに、ガラス基板１を A
l₂O₃膜１２の成長温度よりも低い温度、例えば３５０℃
の温度に設定してAlの成長を生じさせないようにする。In this case, the uppermost layer 2a _n of the Al ₂ O ₃ film 2 is an Al layer in an Al (CH ₃ ) ₃ atmosphere at the end of growth. After that, the third valve V ₃ of the atomic layer deposition apparatus is closed, the remaining valves V ₁ and V ₂ are then closed, the load lock L is opened, and the glass substrate 1 is transferred to the reaction chamber C ₂ of the plasma CVD apparatus. Then, close the load lock L again. In this case, Al in the reaction chamber C ₂ through a gas inlet (not shown) (C
H ₃ ) ₃ is introduced and the glass substrate 1 is
A temperature lower than the growth temperature of the l ₂ O ₃ film 12, for example, 350 ° C.
To prevent the growth of Al.

【００５７】図４(b) は、プラズマＣＶＤ装置に移動さ
れる前後のガラス基板１とその周囲の雰囲気を示す概略
図であって、Al₂O₃ 膜２の最上層２ａ_n のAl層は、Al(C
H₃)₃ガスの雰囲気に曝されたままでプラズマＣＶＤ装置
に移動され、H₂O との反応が阻止される。FIG. 4 (b) is a schematic view showing the glass substrate 1 and the atmosphere around it before and after being moved to the plasma CVD apparatus. The uppermost layer 2a _n of the Al ₂ O ₃ film 2 is an Al layer. , Al (C
While being exposed to the atmosphere of H ₃ ) ₃ gas, it is moved to the plasma CVD apparatus and the reaction with H ₂ O is blocked.

【００５８】次に、プラズマＣＶＤ装置の反応チャンバ
Ｃ₂ 内へのAl(CH₃)₃ガスの導入を停止した後に、第４の
弁Ｖ₄ と第５の弁Ｖ₅ を開いて、流量１０sccmでシラン
（SiH₄）、流量５００sccmで水素（H₂) を導入するとと
もに、基板温度を３５０℃に設定する。また、反応チャ
ンバＣ₂ 内の圧力を0.５Torr（６７Pa）、放電電力を２
００Ｗ、放電時間を３０分として Al₂O₃膜２の最上の単
原子層２ａ_n の上に厚さ１００nmの結晶シリコン膜３を
成長する（図４(c))。Next, after the introduction of Al (CH ₃ ) ₃ gas into the reaction chamber C ₂ of the plasma CVD apparatus was stopped, the fourth valve V ₄ and the fifth valve V ₅ were opened and the flow rate was 10 sccm. Silane (SiH ₄ ) and hydrogen (H ₂ ) are introduced at a flow rate of 500 sccm, and the substrate temperature is set to 350 ° C. The pressure in the reaction chamber C ₂ is 0.5 Torr (67 Pa) and the discharge power is 2
A crystalline silicon film 3 having a thickness of 100 nm is grown on the uppermost monoatomic layer 2a _n of the Al ₂ O ₃ film 2 with 00 W and a discharge time of 30 minutes (FIG. 4 (c)).

【００５９】そして、 Al₂O₃膜２上の結晶シリコン膜３
の膜質を調べたところ、径が２００nm前後と結晶粒が大
きく、結晶性の良いものが得られた。そして、 Al₂O₃膜
２と結晶シリコン膜３の成長面の結晶方位を調べると、
Al₂O₃膜１２に（０1 2)面の優先配向が生じ、その上の
結晶シリコン膜３に（１００）面の優先配向が見られ
た。Then, the crystalline silicon film 3 on the Al ₂ O ₃ film 2 is formed.
When the film quality was examined, a crystal grain having a large diameter of around 200 nm and a good crystallinity was obtained. Then, when the crystal orientations of the growth surfaces of the Al ₂ O ₃ film 2 and the crystalline silicon film 3 are examined,
The preferential orientation of the (01 2) plane was generated in the Al ₂ O ₃ film 12, and the preferential orientation of the (100) plane was observed in the crystalline silicon film 3 thereon.

【００６０】なお、 Al₂O₃膜２上の結晶シリコン膜３の
成長は、第１実施例と同様に、低圧ＣＶＤ法やスパッタ
法により形成してもよいが、この場合でも、ガラス基板
１をシランガス雰囲気中に置くまでは Al₂O₃膜２の最上
層のAl層をAl(CH₃)₃の雰囲気に曝しておく必要がある。The growth of the crystalline silicon film 3 on the Al ₂ O ₃ film 2 may be performed by the low pressure CVD method or the sputtering method as in the first embodiment, but in this case also, the glass substrate 1 It is necessary to expose the uppermost Al layer of the Al ₂ O ₃ film 2 to the atmosphere of Al (CH ₃ ) ₃ until it is placed in a silane gas atmosphere.

【００６１】（ｃ）本発明の第３実施例の説明 上記した２つの実施例により形成するAl₂O₃ の膜質をさ
らに良くするためには、ガラス基板とのヘテロ界面を良
好にすることが重要であり、このためには成膜初期の条
件を広範に制御するとともに、それ以降の成膜を安定し
た条件で行う必要がある。(C) Description of the third embodiment of the present invention In order to further improve the quality of the Al ₂ O ₃ film formed by the above-mentioned two embodiments, it is necessary to improve the hetero interface with the glass substrate. This is important, and for this purpose, it is necessary to control the initial conditions of film formation over a wide range and to perform subsequent film formation under stable conditions.

【００６２】ところで、１つの反応チャンバＣ₁ を有す
る図１のた原子層堆積装置によれば安定したガス供給、
温度設定、圧力調整等は容易であるが、それだけではガ
ラス基板とのヘテロ界面が必ずしも安定して良い状態に
なるものではない。By the way, according to the atomic layer deposition apparatus of FIG. 1 having one reaction chamber C ₁ , stable gas supply,
Although it is easy to set the temperature and adjust the pressure, the hetero interface with the glass substrate is not always stable and good.

【００６３】そこで以下に、第３の実施例として、成膜
初期条件の制御が容易な薄膜形成装置を説明する。図５
は、本発明の第３実施例を示す概要構成図で、その一部
には図１に示す原子層堆積装置とプラズマＣＶＤ装置を
使用する。そして、その原子層堆積装置のうちプラズマ
ＣＶＤ装置と反対側には、第１〜第４の反応室Ｃ₁₁〜Ｃ
₁₄がそれぞれロードロックＬ₁₁〜Ｌ₁₄を介して外方から
順に連結され、そのうち原子層堆積装置から最も離れた
第１の反応室Ｃ₁₁には、ガラス基板１を基板移動機構
（不図示）に取り付けるためのローディング室ＬＤがロ
ードロックＬ₁₀を介して配置されている。Therefore, as a third embodiment, a thin film forming apparatus in which initial conditions for film formation can be easily controlled will be described below. Figure 5
3 is a schematic configuration diagram showing a third embodiment of the present invention, in which the atomic layer deposition apparatus and the plasma CVD apparatus shown in FIG. 1 are used. The first to fourth reaction chambers C _{11 to} C are provided on the opposite side of the atomic layer deposition apparatus from the plasma CVD apparatus.
₁₄ are sequentially connected from the outside via load locks L _{11 to} L ₁₄ , respectively, of which the glass substrate 1 is moved to a first reaction chamber C ₁₁ which is the farthest from the atomic layer deposition apparatus. A loading chamber LD to be mounted on the vehicle is arranged via a load lock L ₁₀ .

【００６４】また、第１〜第４の反応室Ｃ₁₁〜Ｃ₁₄は、
弁Ｖ₁₁〜Ｖ₁₄を有するガス導入口Ｎ ₁₁〜Ｎ₁₄を備えてい
て、各反応室Ｃ₁₁〜Ｃ₁₄内にはそれぞれローディング室
ＬＤに近い順に H₂O、 AlCl₃、H₂O 、Al(CH₃)₃のガスが
各々に供給されるように構成されている。また、反応室
Ｃ₁₁〜Ｃ₁₄には、図示しない真空排気系機器、基板加熱
器等が装備されている。Further, the first to fourth reaction chambers C₁₁~ C₁₄Is
Valve V₁₁~ V₁₄Gas inlet N having ₁₁~ N₁₄Equipped with
And each reaction chamber C₁₁~ C₁₄Inside each loading room
H closest to LD₂O, AlCl₃, H₂O, Al (CH₃)₃Gas of
It is configured to be supplied to each. Also, the reaction chamber
C₁₁~ C₁₄Is a vacuum exhaust system equipment, substrate heating
It is equipped with vessels.

【００６５】なお、原子層堆積装置及びプラズマＣＶＤ
装置における反応チャンバＣ₁ 、Ｃ ₂ 内のガス導入や基
板加熱温度等の諸条件は第１実施例に述べた条件とす
る。次に、上記した装置を使用してガラス基板１にAl₂O
₃ 膜を堆積する工程を説明する。Atomic layer deposition apparatus and plasma CVD
Reaction chamber C in apparatus₁, C ₂Introduce gas inside
Various conditions such as the plate heating temperature are the same as those described in the first embodiment.
It Next, Al is applied to the glass substrate 1 using the above device.₂O
₃The process of depositing a film will be described.

【００６６】まず、ローディング室ＬＤ内の基板移動機
構（不図示）にガラス基板１を設定し、その室内を１×
１０^-5Torr（１．３３×１０^-3Pa）まで減圧した後に、
第１の反応室Ｃ₁₁との間に設けたロードロックＬ₁₀を通
してガラス基板１を第１の反応室Ｃ₁₁に搬送する。First, the glass substrate 1 is set in the substrate moving mechanism (not shown) in the loading chamber LD, and the inside of the chamber is set to 1 ×.
After reducing the pressure to 10 ⁻⁵ Torr (1.33 × 10 ⁻³ Pa),
Conveying the glass substrate 1 to the first reaction chamber C ₁₁ through load lock L ₁₀ provided between the first reaction chamber C _11.

【００６７】そして、第１の反応室Ｃ₁₁内でガラス基板
１を４５０℃に加熱し、その表面にH₂O を２秒間曝して
その上面に水素（H)と酸素（O)の元素をガス吸着させる
（図６(a))。Then, the glass substrate 1 is heated to 450 ° C. in the first reaction chamber C ₁₁ and the surface thereof is exposed to H ₂ O for 2 seconds to expose the elements of hydrogen (H) and oxygen (O) to the upper surface thereof. Gas is adsorbed (FIG. 6 (a)).

【００６８】次に、次段のロードロックＬ₁₁を通して第
２の反応室Ｃ₁₂にガラス基板１を搬送し、このガラス基
板１を４３０℃にした状態で、その上面をAlCl₃ に１．
５秒間曝し、その表面で生成した HClを昇華させるとと
もにガラス基板１上面の酸素（Ｏ）層４ａ₁ の上にAl層
４ａ₂ を形成する（図６(b))。Next, the glass substrate 1 was conveyed to the second reaction chamber C ₁₂ through the load lock L _{11 in the} next stage, and the glass substrate 1 was kept at 430 ° C. and its upper surface was AlCl ₃ 1.
It is exposed for 5 seconds to sublimate the HCl generated on the surface and form an Al layer 4a ₂ on the oxygen (O) layer 4a ₁ on the upper surface of the glass substrate 1 (FIG. 6B).

【００６９】ここで、Al(CH₃)₃でなくAlCl₃ を用いてい
るのは、ガラス基板１の表面では反応が進みにくいの
で、CH₄ よりも揮発性の良いHCl を生じさせて反応を促
進させる必要があるからである。Here, the reason why AlCl ₃ is used instead of Al (CH ₃ ) ₃ is that since the reaction does not easily proceed on the surface of the glass substrate 1, HCl, which is more volatile than CH ₄ , is generated and the reaction is performed. This is because it needs to be promoted.

【００７０】次に、次段のロードロックＬ₁₂を通して第
３の反応室Ｃ₁₃にガラス基板１を移動し、その温度を４
２０℃に加熱した状態で、その上面を１秒間 H₂Oに曝し
て、Al層４ａ₂ の上に残存していたClを HClとして昇華
させるとともにAl層４ａ₂ の上にＯ層４ａ₃ を形成する
（図６(c))。Next, the glass substrate 1 is moved to the third reaction chamber C ₁₃ through the load lock L _{12 in the} next stage, and the temperature thereof is set to 4
While being heated to 20 ° C., the upper surface of the Al layer 4a ₂ is exposed to H ₂ O for 1 second so that Cl remaining on the Al layer 4a ₂ is sublimed as HCl and the O layer 4a ₃ is formed on the Al layer 4a _2. It is formed (FIG. 6 (c)).

【００７１】この後に、次のロードロックＬ₁₃を通して
第４の反応室Ｃ₁₄にガラス基板１を移動し、その基板温
度を４１０℃にし、Ｏ層４ａ₃ にAl(CH₃)₃を１秒間照射
し、その上にAl層４ａ₄ を積層した後に（図６(d))、次
段のロードロックＬ₁₄を通して原子層堆積装置の反応チ
ャンバＣ₁ 内にガラス基板１を設置する。[0071] After this, the glass substrate 1 moves to the fourth reaction chamber C ₁₄ through the following load lock L _13, the substrate temperature to 410 ° C., the O layer 4a ₃ Al (CH _{3) 3} for one second After irradiating and laminating the Al layer 4a ₄ thereon (FIG. 6 (d)), the glass substrate 1 is set in the reaction chamber C ₁ of the atomic layer deposition apparatus through the load lock L _{14 in the} next stage.

【００７２】以上の工程において、ガラス基板１を第１
の反応室Ｃ₁₁に入れてから第４の反応室Ｃ₁₄より取り出
すまでの時間は２分程度であり、大形のガラス基板１に
変形が生じたとしても許容範囲内に止まる。In the above steps, the glass substrate 1
The time from entering the reaction chamber C ₁₁ to removing it from the fourth reaction chamber C ₁₄ is about 2 minutes, and even if the large glass substrate 1 is deformed, it remains within the allowable range.

【００７３】さらに、反応チャンバＣ₁ 内で、第２実施
例と同じＡＬＤ法によりＯ層及びAl層を交互に複数層形
成し、最終層としてAl層４ａ_n を形成する（図６(e))。
この後に、真空を破らずに第２実施例と同様にして、プ
ラズマＣＶＤ装置により結晶シリコン膜５を１００nm程
度形成する（図６(f))。Further, in the reaction chamber C ₁ , a plurality of O layers and Al layers are alternately formed by the same ALD method as in the second embodiment, and an Al layer 4a _n is formed as the final layer (FIG. 6 (e)). ).
After that, the crystal silicon film 5 is formed to a thickness of about 100 nm by the plasma CVD apparatus in the same manner as in the second embodiment without breaking the vacuum (FIG. 6 (f)).

【００７４】以上述べたように、ガラス基板１の表面に
条件を変えてＯ層４ａ₁ ，４ａ₃ とAl層４ａ₂ ，４ａ₄
の単原子層を交互に形成した後に、固定した条件でＯ層
とAl層を形成すると、ガラス基板１の上に形成されるAl
₂O₃ 膜４の膜質が良くなり、（ 0 1 2) 面の優先配向が
さらに生じ易くなり、結晶シリコン膜５の（１００）面
が優先的に配向し易くなる。As described above, the O layers 4a ₁ and 4a ₃ and the Al layers 4a ₂ and 4a ₄ are formed on the surface of the glass substrate 1 under different conditions.
When the O layer and the Al layer are formed under a fixed condition after alternately forming the monoatomic layers of Al, the Al formed on the glass substrate 1 is formed.
The quality of the ₂ O ₃ film 4 is improved, preferential orientation of the (01 2) plane is more likely to occur, and the (100) plane of the crystalline silicon film 5 is likely to be preferentially oriented.

【００７５】なお、各反応室Ｃ₁₁〜Ｃ₁₄の基板温度等の
条件は成長しようとする膜によって変えられるような機
構にする。 （ｄ）本発明の第４実施例の説明 次に、第４の実施例として、以上のようにして得られた
シリコン薄膜を使用して、第１例のプレーナ型シリコン
薄膜トランジスタを製造する工程を、図を参照しながら
説明する。The conditions such as the substrate temperature in each of the reaction chambers C _{11 to} C ₁₄ are set so that they can be changed depending on the film to be grown. (D) Description of Fourth Embodiment of the Present Invention Next, as a fourth embodiment, a process of manufacturing a planar type silicon thin film transistor of the first example using the silicon thin film obtained as described above will be described. , Will be described with reference to the drawings.

【００７６】まず、図７(a) に示す断面図は、図２(b)
と同じで、ここまでの工程は上述の第１、２又は３の実
施例で示した成膜方法による。次に、図７(b) に示すよ
うに、プラズマＣＶＤ法により、ゲート絶縁膜となる厚
さ１００nmのSiO₂膜６を形成する。その形成条件は、基
板温度３００℃、シラン(SiH₄)流量２０sccm、亜酸化窒
素(N₂O）流量２０００sccm、圧力０．３Torr（４０P
a）、放電電力１００Ｗ、放電時間５分である。このゲ
ート絶縁膜は、スパッタ法、ＣＶＤ法で形成してもよ
い。First, the cross-sectional view shown in FIG. 7A is shown in FIG.
Same as above, the steps up to this point are based on the film forming method shown in the first, second or third embodiment. Next, as shown in FIG. 7B, a SiO ₂ film 6 having a thickness of 100 nm to be a gate insulating film is formed by a plasma CVD method. The formation conditions are as follows: substrate temperature 300 ° C., silane (SiH ₄ ) flow rate 20 sccm, nitrous oxide (N ₂ O) flow rate 2000 sccm, pressure 0.3 Torr (40P).
a), discharge power is 100 W, discharge time is 5 minutes. This gate insulating film may be formed by a sputtering method or a CVD method.

【００７７】つづいて、モリブデン（Mo）をスパッタ法
により５０nmの厚さに形成し、フォトエッチングプロセ
スによりゲート電極７を形成する。さらに、ゲート電極
７をマスクにしてSiO₂膜６をエッチング除去し、その後
に、図７(c) に示すようにリンイオン（Ｐ⁺ ) を注入し
てゲート電極７の両側にソース・ドレイン層８を形成す
る。Subsequently, molybdenum (Mo) is formed to a thickness of 50 nm by the sputtering method, and the gate electrode 7 is formed by the photoetching process. Further, the SiO ₂ film 6 is removed by etching using the gate electrode 7 as a mask, and then phosphorus ions (P ⁺ ) are implanted to form the source / drain layer 8 on both sides of the gate electrode 7 as shown in FIG. 7 (c). To form.

【００７８】この状態から、フォトレジストパターンを
マスクに用いるフォトリソグラフィー法により結晶シリ
コン膜３をパターニングして素子間同士を分離する。さ
らに、図７(d) に示すように、層間絶縁膜として厚さ３
００nmでSiO₂膜９をＣＶＤ法により成長し、ついで、ゲ
ート電極７の両側のSiO₂膜９にコンタクト用の開孔１０
を形成する。From this state, the crystalline silicon film 3 is patterned by a photolithography method using a photoresist pattern as a mask to separate the elements from each other. Furthermore, as shown in FIG.
The SiO ₂ film 9 is grown at a thickness of 00 nm by the CVD method, and then the SiO ₂ film 9 on both sides of the gate electrode 7 is provided with a contact opening 10.
To form.

【００７９】最後に、図７(e) に示すように、スパッタ
法により厚さ１００nmのアルミニウム膜を堆積し、これ
をパターニングして２つの開孔１０にそれぞれソース・
ドレイン用の電極１１，１２を形成する。Finally, as shown in FIG. 7 (e), an aluminum film having a thickness of 100 nm is deposited by the sputtering method, and the aluminum film is patterned to form the source / source holes in the two openings 10, respectively.
The electrodes 11 and 12 for the drain are formed.

【００８０】以上のようにして完成されたプレーナ型Ｔ
ＦＴによれば、動作半導体層となる結晶シリコン膜３の
結晶粒界が大きいので、チャネル領域のキャリアの移動
度は大きくなり、トランジスタの特性が改善され、図８
の実線で示すようなゲート電極・ドレイン電流の関係が
得られ、ゲート電圧の変化によりドレイン電流を７桁以
上と大幅に変えることができ、理想に近い特性となり、
スイッチング素子として使用できる。The planar type T completed as described above
According to FT, since the crystal grain boundary of the crystalline silicon film 3 serving as the operating semiconductor layer is large, the mobility of carriers in the channel region is increased and the transistor characteristics are improved.
The relationship between the gate electrode and the drain current as shown by the solid line is obtained, and the drain current can be significantly changed to 7 digits or more by the change of the gate voltage.
It can be used as a switching element.

【００８１】これに対して、ガラス基板上にＡＬＤ法に
よる膜を形成しないで多結晶シリコン膜を形成し、これ
を動作半導体層とした従来のプレーナ型のＴＦＴは、図
８の破線で示すような特性となり、ゲート電圧の大きさ
によるドレイン電流は、１桁〜２桁程度変化するだけで
あり、スイッチング素子としては好ましくない。On the other hand, a conventional planar type TFT in which a polycrystalline silicon film is formed on a glass substrate without forming a film by the ALD method and this is used as an operating semiconductor layer is as shown by a broken line in FIG. Since the drain current changes depending on the magnitude of the gate voltage by only one digit to two digits, it is not preferable as a switching element.

【００８２】（ｅ）本発明の第５実施例の説明 上記した第４の実施例では、ガラス基板の上に、第１、
第２又は第３実施例に示すAl₂O₃ 膜を形成し、その上に
結晶シリコン膜を積層してプレーナ型ＴＦＴを形成した
が、Al₂O₃ 膜とガラス基板との間に中間層となる絶縁
膜、例えば SiN、SiO₂、SiONの膜を入れてもよい。(E) Description of the Fifth Embodiment of the Invention In the above-mentioned fourth embodiment, the first,
The Al ₂ O ₃ film shown in the second or third embodiment was formed, and the crystalline silicon film was laminated on the Al ₂ O ₃ film to form a planar type TFT. The intermediate layer was formed between the Al ₂ O ₃ film and the glass substrate. An insulating film to be used, for example, a film of SiN, SiO ₂ , or SiON may be inserted.

【００８３】そこで次に、第５の実施例として、ガラス
基板の上に SiN中間層とAl₂O₃ 膜を順に積層し、その上
に第２例のプレーナ型ＴＦＴを形成する工程を説明す
る。なお、この実施例においては図１に示す装置を使用
する。Then, as a fifth embodiment, a process of laminating a SiN intermediate layer and an Al ₂ O ₃ film in this order on a glass substrate and forming the planar type TFT of the second example thereon will be described. . The apparatus shown in FIG. 1 is used in this embodiment.

【００８４】まず、プラズマＣＶＤ装置の反応チャンバ
Ｃ₂ 内にガラス基板１を設置し、図９(a) に示すよう
に、その上に SiN膜１３を３００nmの厚さに形成する。
この場合の成膜条件は、ガラス基板１を温度４００℃に
加熱し、反応チャンバＣ₂ 内にSiH₄を５０sccm、NH₃ を
１００sccm、N₂を２slm の量で導入する。また、反応チ
ャンバＣ₂ の内部圧力を１００Pa、電極間の放電電力を
２００〜３００Ｗとする。First, the glass substrate 1 is placed in the reaction chamber C ₂ of the plasma CVD apparatus, and the SiN film 13 is formed thereon to a thickness of 300 nm as shown in FIG. 9 (a).
The film formation conditions in this case are that the glass substrate 1 is heated to a temperature of 400 ° C., and SiH ₄ is introduced in an amount of 50 sccm, NH ₃ is introduced in an amount of 100 sccm, and N ₂ is introduced in an amount of ₂ slm into the reaction chamber C ₂ . Further, the internal pressure of the reaction chamber C ₂ is 100 Pa, and the discharge power between the electrodes is 200 to 300 W.

【００８５】ついで、ロードロックＬを通してガラス基
板１を原子層堆積装置の反応チャンバＣ₁ に移設し、 S
iN膜１３の上に多結晶又は単結晶のAl₂O₃ 膜１４を形成
する。この場合、成膜条件を第２実施例と同様にするこ
とにより、その最上面をAl層とする（図９(a))。Then, the glass substrate 1 is transferred to the reaction chamber C ₁ of the atomic layer deposition apparatus through the load lock L, and S
A polycrystalline or single crystal Al ₂ O ₃ film 14 is formed on the iN film 13. In this case, the film forming conditions are the same as those in the second embodiment, so that the uppermost surface thereof is the Al layer (FIG. 9A).

【００８６】これに続いて、真空を破らずにロードロッ
クＬを通してガラス基板１をプラズマＣＶＤ装置の反応
チャンバＣ₂ に戻し、ＴＦＴの動作半導体層となる結晶
シリコン膜１５をAl₂O₃ 膜１４の上に形成する（図９
(b))。その成長条件は、第２実施例と同様にして膜厚を
１００nmとする。なお、結晶シリコン膜１５は減圧ＣＶ
Ｄ法、スパッタ法でも形成可能である。Subsequently, the glass substrate 1 is returned to the reaction chamber C ₂ of the plasma CVD apparatus through the load lock L without breaking the vacuum, and the crystalline silicon film 15 serving as the operating semiconductor layer of the TFT is replaced with the Al ₂ O ₃ film 14. Formed on top (Fig. 9
(b)). The growth condition is that the film thickness is 100 nm as in the second embodiment. The crystalline silicon film 15 is a low pressure CV.
It can also be formed by the D method or the sputtering method.

【００８７】以上により形成されたAl₂O₃ 膜１４は（０
１ 2）面に優先配向し、また、その上の結晶シリコン膜
１５は（１００）面に優先配向する。次に、プラズマＣ
ＶＤ装置の反応チャンバＣ₂ 内で、結晶シリコン膜１５
の上にゲート絶縁膜となるSiO₂膜１６を１００nmの厚さ
に成長する（図９(c))。その成長条件は、基板温度３０
０℃とするとともに、SiH₄を２０sccm、N₂O を２０００
sccmの量で反応チャンバＣ₂ に導入する。また、プラズ
マ生成用の放電電力を１００Ｗ、放電時間を５分とし、
反応チャンバＣ₂ 内の圧力を０．３Torrとする。The Al ₂ O ₃ film 14 formed as described above is (0
The 12) plane is preferentially oriented, and the crystalline silicon film 15 thereon is preferentially oriented to the (100) plane. Next, plasma C
In the reaction chamber C ₂ of the VD device, the crystalline silicon film 15
A SiO ₂ film 16 serving as a gate insulating film is grown to a thickness of 100 nm (FIG. 9 (c)). The growth condition is a substrate temperature of 30.
The temperature is 0 ° C, SiH ₄ is 20 sccm, and N ₂ O is 2000.
The amount of sccm is introduced into the reaction chamber C ₂ . Further, the discharge power for plasma generation is 100 W, the discharge time is 5 minutes,
The pressure in the reaction chamber C ₂ is 0.3 Torr.

【００８８】なお、SiO₂膜１６は、ＣＶＤ法、スパッタ
法により形成してもよい。次に、プラズマＣＶＤ装置の
反応チャンバＣ₂ からガラス基板１を取り出し、スパッ
タ法により膜厚５０nmのモリブデン（Mo）膜１７を形成
し（図９(d))、これをフォトリソグラフィー法によりパ
ターニングしてゲート電極１８を形成する（図１０
(a))。さらに、ゲート電極１８を形成した後に、エッチ
ングガスを変えてSiO₂膜１６も連続してパターニングす
る。The SiO ₂ film 16 may be formed by the CVD method or the sputtering method. Next, the glass substrate 1 is taken out from the reaction chamber C ₂ of the plasma CVD apparatus, a molybdenum (Mo) film 17 having a film thickness of 50 nm is formed by the sputtering method (FIG. 9D), and this is patterned by the photolithography method. To form the gate electrode 18 (FIG. 10).
(a)). Further, after forming the gate electrode 18, the etching gas is changed and the SiO ₂ film 16 is also continuously patterned.

【００８９】この後に、ゲート電極１８をマスクにして
燐（Ｐ）をイオンインプランテーションしてソース層１
９及びドレイン層２０を形成した後に、層間絶縁となる
SiO₂膜２１をＣＶＤ法等により３００nmの厚さに形成
し、その後に、フォトリソグラフィー法によりSiO₂膜２
１をパターニングしてソース層１９及びドレイン層２０
の上にコンタクトホール２１ａ，２１ｂを形成する（図
１０(b))。Thereafter, phosphorus (P) is ion-implanted by using the gate electrode 18 as a mask to form the source layer 1.
9 and the drain layer 20 are formed, and then interlayer insulation is performed.
The SiO ₂ film 21 is formed to a thickness of 300 nm by the CVD method or the like, and then the SiO ₂ film 2 is formed by the photolithography method.
1 is patterned to form a source layer 19 and a drain layer 20.
Contact holes 21a and 21b are formed on the upper surface (FIG. 10B).

【００９０】最後に、スパッタ法によりAl膜を１００nm
の厚さに形成し、これをフォトリソグラフィー法により
パターニングしてソース電極２２ａとドレイン電極２２
ｂを形成し（図１０(c))、これによりＴＦＴが完成す
る。Finally, the Al film is formed to 100 nm by the sputtering method.
And the source electrode 22a and the drain electrode 22 are formed by patterning by photolithography.
b is formed (FIG. 10 (c)), whereby the TFT is completed.

【００９１】このＴＦＴにおいて、Si₃N₄ 、SiON、SiO₂
はAl₂O₃ と相性が良く、Al₂O₃ 膜１４のその下地面との
密着性が良くなるとともに、その膜質に大きな影響のあ
る初期の成膜状態が良くなって（０１２）面がより一層
優先配向し易くなり、その上に形成される結晶シリコン
膜１５の膜質がさらに良くなり、ＴＦＴの特性が向上す
る。In this TFT, Si ₃ N ₄ , SiON, SiO ₂
Good is Al ₂ O ₃ compatible, with adhesion and its underlying surface of the Al ₂ O ₃ film 14 is improved, the initial film formation and the state becomes better (012) plane with a significant impact on the film quality The preferential orientation is further facilitated, the quality of the crystalline silicon film 15 formed thereon is further improved, and the TFT characteristics are improved.

【００９２】この実施例のAl₂O₃ 膜１４は、第１又は第
３実施例により成長してもよい。 （ｆ）本発明の第６実施例の説明 図１１、１２は、本発明の第６実施例となる第３例のプ
レーナ型シリコンＴＦＴの製造工程を説明する断面図で
ある。The Al ₂ O ₃ film 14 of this embodiment may be grown according to the first or third embodiment. (F) Description of Sixth Embodiment of the Present Invention FIGS. 11 and 12 are cross-sectional views illustrating a process of manufacturing a planar silicon TFT of a third example which is the sixth embodiment of the present invention.

【００９３】まず、図１１(a) に示すように、ガラス基
板１の上に膜厚４００nmのAl₂O₃ 膜２を上記したＡＬＤ
法により積層し、ついで、真空状態を破らずにプラズマ
ＣＶＤ法により膜厚１００nmの結晶シリコン膜３を堆積
する。これらの膜は、第１、第２又は第３実施例の方法
に従って成長させる。First, as shown in FIG. 11A, the Al ₂ O ₃ film 2 having a film thickness of 400 nm is formed on the glass substrate 1 by the above-mentioned ALD.
Then, the crystalline silicon film 3 having a film thickness of 100 nm is deposited by the plasma CVD method without breaking the vacuum state. These films are grown according to the method of the first, second or third embodiment.

【００９４】結晶シリコン膜３の成長に続いて、図１に
示すプラズマＣＶＤ装置により膜厚２００nmのSiO₂膜
（ゲート絶縁膜）２３を積層する。その膜の形成条件
は、例えば第４実施例のSiO₂膜６の成長条件とほぼ同様
であり、成長時間が倍かかる点で相違するだけである。Following the growth of the crystalline silicon film 3, a SiO ₂ film (gate insulating film) 23 having a film thickness of 200 nm is laminated by the plasma CVD apparatus shown in FIG. The conditions for forming the film are almost the same as the conditions for growing the SiO ₂ film 6 of the fourth embodiment, for example, and the only difference is that the growth time is doubled.

【００９５】そして、プラズマＣＶＤ装置からガラス基
板１を取り出した後に、SiO₂膜２３の上に膜厚１００nm
のCr膜をスパッタ法により堆積する。さらに、このCr膜
をフォトリソグラフィー法によりパターニングしてゲー
ト電極２４を形成する。Then, after taking out the glass substrate 1 from the plasma CVD apparatus, a film thickness of 100 nm is formed on the SiO ₂ film 23.
Cr film is deposited by the sputtering method. Further, the Cr film is patterned by the photolithography method to form the gate electrode 24.

【００９６】次に、ゲート電極２４をマスクにしてその
周囲のSiO₂膜２３をエッチングし、結晶シリコン膜３を
露出させる（図１１(b))。ついで、ゲート電極２４の両
側の結晶シリコン膜３にリンをイオン注入する。そのド
ーズ量は１×１０¹³／cm² 、加速電圧は１５keV であ
る。Next, using the gate electrode 24 as a mask, the SiO ₂ film 23 around it is etched to expose the crystalline silicon film 3 (FIG. 11B). Then, phosphorus is ion-implanted into the crystalline silicon film 3 on both sides of the gate electrode 24. The dose amount is 1 × 10 ¹³ / cm ² , and the acceleration voltage is 15 keV.

【００９７】これによりゲート電極２４の両側に形成さ
れる不純物領域は、ＴＦＴのソース層２６とドレイン層
２７となり（図１１(c))、そのキャリア濃度は５×１０
¹⁵／cm³ である。As a result, the impurity regions formed on both sides of the gate electrode 24 become the source layer 26 and the drain layer 27 of the TFT (FIG. 11C), and the carrier concentration thereof is 5 × 10 5.
^{It is 15} / cm ³ .

【００９８】この後に、結晶シリコン膜３をフォトリソ
グラフィー法によりパターニングすることにより、素子
間分離を行う。続いて、ＣＶＤ法により層間絶縁膜とし
てSiO₂膜２８を５００nmの厚さに形成し、ついで、ゲー
ト電極２４の上とソース層２６、ドレイン層２７の上に
コンタクト用の開口部２８ａ，２８ｂ，２８ｃを形成す
る（図１２(a))。After that, the crystalline silicon film 3 is patterned by the photolithography method to separate the elements. Subsequently, a SiO ₂ film 28 having a thickness of 500 nm is formed as an interlayer insulating film by the CVD method, and then contact openings 28a, 28b, on the gate electrode 24, the source layer 26, and the drain layer 27 are formed. 28c is formed (FIG. 12 (a)).

【００９９】この後に、燐をドープした多結晶シリコン
膜２９をプラズマＣＶＤ法により５００nmの厚さに形成
する（図１２(b))。その形成条件は、基板温度を４００
℃に設定するとともに、SiH₄を５sccm、PH ₃ を０．１５
sccm、H₂を４９５sccmの流量でそれぞれ反応チャンバ内
に導入し、また、そのチャンバ内の圧力を１００Paとす
る。これにより、多結晶シリコン膜２９のキャリア濃度
は１×１０¹⁸／cm³ となる。After this, phosphorus-doped polycrystalline silicon
The film 29 is formed to a thickness of 500 nm by the plasma CVD method.
(FIG. 12 (b)). The formation condition is that the substrate temperature is 400
Set to ℃ and SiH_Four5 sccm, PH ₃To 0.15
sccm, H₂In the reaction chamber at a flow rate of 495 sccm
The pressure inside the chamber to 100 Pa.
It Thereby, the carrier concentration of the polycrystalline silicon film 29
Is 1 × 10¹⁸/cm³Becomes

【０１００】次に、スパッタ法によりアルミニウム膜３
０を１００nmの厚さに堆積し、ついで、このアルミニウ
ム膜３０をフォトリソグラフィー法によりパターニング
し、開口部２８ａ，２８ｂ，２８ｃを通してゲート電極
２５、ソース層２６、ドレイン層２７に接続されるゲー
ト引出電極３１ｇ、ソース電極３１ｓ、ドレイン電極３
１ｄを形成する（図１２(c))。そのパターニングの際の
エッチングは、反応性イオンエッチング法によって行
う。Next, the aluminum film 3 is formed by the sputtering method.
0 is deposited to a thickness of 100 nm, the aluminum film 30 is patterned by photolithography, and a gate lead electrode connected to the gate electrode 25, the source layer 26, and the drain layer 27 through the openings 28a, 28b, 28c. 31 g, source electrode 31 s, drain electrode 3
1d is formed (FIG. 12 (c)). The etching for the patterning is performed by the reactive ion etching method.

【０１０１】このアルミニウム膜３０をパターニングす
る際に、多結晶シリコン膜２９も連続的にエッチングし
て、同一パターンを形成させる。これによりプレーナ型
ＴＦＴが完成する。When patterning the aluminum film 30, the polycrystalline silicon film 29 is also continuously etched to form the same pattern. As a result, the planar type TFT is completed.

【０１０２】本実施例においては、ソース層２６，ドレ
イン層２７が低不純物濃度であり、これらとソース電極
３１ｓ、ドレイン電極３１ｄの間には高不純物濃度の多
結晶シリコン膜２９を介在させている。In this embodiment, the source layer 26 and the drain layer 27 have a low impurity concentration, and a high impurity concentration polycrystalline silicon film 29 is interposed between these and the source electrode 31s and the drain electrode 31d. .

【０１０３】これに対して、ソース層２６、ドレイン層
２７を高不純物濃度とすれば、ドレイン層２７近傍の領
域で電界が増大し、フィールドエミッション又はトンネ
ルによるオフ電流が増加する。ドレイン層２７近傍での
電界強度は、ドレイン層２７の不純物ドープ量によって
決まるため、これを小さくすればオフ電流が低減でき
る。On the other hand, if the source layer 26 and the drain layer 27 are made to have a high impurity concentration, the electric field increases in the region near the drain layer 27, and the off current due to field emission or tunnel increases. Since the electric field strength in the vicinity of the drain layer 27 is determined by the impurity doping amount of the drain layer 27, the off current can be reduced by reducing the electric field strength.

【０１０４】しかし、ドレイン層２７に接続される電極
３１ｄとのコンタクト抵抗を小さくするにはキャリア濃
度が大きくなければならない。従って、配線との接触部
分では不純物濃度が最大となり、接触部分から離れるほ
ど不純物濃度が低減するようなイオン注入を行えばよい
が、その濃度の調整をイオン注入で行うのは実際には難
しい。However, in order to reduce the contact resistance with the electrode 31d connected to the drain layer 27, the carrier concentration must be high. Therefore, the impurity concentration may be maximized at the contact portion with the wiring, and the impurity concentration may be reduced as the distance from the contact portion is increased, but it is actually difficult to adjust the concentration by ion implantation.

【０１０５】これに対し、本実施例のように、不純物濃
度の低いソース層２６、ドレイン層２７とソース電極３
１ｓ、ドレイン電極３１ｄとの間に高濃度の不純物を含
む多結晶シリコン膜２９をＣＶＤ法により形成すれば、
不純物イオン注入をすることなく、ドレイン層２７と配
線パターン３１との接触部分のコンタクト抵抗を簡便に
低くできることになる。On the other hand, as in this embodiment, the source layer 26, the drain layer 27 and the source electrode 3 having a low impurity concentration are used.
If a polycrystalline silicon film 29 containing a high concentration of impurities is formed between the drain electrode 31d for 1 s by the CVD method,
The contact resistance at the contact portion between the drain layer 27 and the wiring pattern 31 can be easily reduced without implanting impurity ions.

【０１０６】この結果、図１３に示すような特性が得ら
れ、本実施例によればオン電流を低下させることなくオ
フ電流を低減することがわかった。図において実線は、
本実施例によるものであり、破線は、多結晶シリコン膜
２９を設けないでアルミニウムだけでソース・ドレイン
電極を形成した場合である。As a result, the characteristics shown in FIG. 13 were obtained, and it was found that according to this example, the off current was reduced without reducing the on current. In the figure, the solid line is
This is according to the present embodiment, and the broken line shows the case where the source / drain electrodes are formed only of aluminum without providing the polycrystalline silicon film 29.

【０１０７】ところでこの実施例では、ガラス基板１の
上に直にAl₂O₃ 膜２を形成しているが、そのAl₂O₃ 膜２
とガラス基板１の間に、第５実施例と同じようにSiN 、
SiO₂、SiON等の下地絶縁膜を入れると、Al₂O₃ の膜質が
よくなる。[0107] Incidentally in this embodiment, it forms a direct an Al ₂ O ₃ film 2 on the glass substrate 1, the the Al ₂ O ₃ film 2
And SiN 2 between the glass substrate 1 and the glass substrate 1, as in the fifth embodiment.
If a base insulating film such as SiO ₂ or SiON is added, the quality of the Al ₂ O ₃ film is improved.

【０１０８】また、この実施例では、配線パターン３１
の下の多結晶シリコン膜の不純物濃度を一定にしている
が、不純物含有ガスの流量を変化させて、電極側に近づ
くほど不純物濃度が高くなるようにしてもよい。Further, in this embodiment, the wiring pattern 31
Although the impurity concentration of the lower polycrystalline silicon film is made constant, the flow rate of the impurity-containing gas may be changed so that the impurity concentration becomes higher toward the electrode side.

【０１０９】なお、動作半導体層となる結晶シリコン膜
３を二元系材料膜を介在させずに、ガラス基板、或い
は、 SiN、SiON、SiO₂等の膜の上に直に形成したとして
も、高濃度の不純物を含む多結晶シリコンをソース・ド
レイン層と電極の間に形成すれば、オン電流が同様に低
下する。Even if the crystalline silicon film 3 to be the operating semiconductor layer is directly formed on the glass substrate or the film of SiN, SiON, SiO ₂ or the like without interposing the binary material film, If polycrystalline silicon containing a high concentration of impurities is formed between the source / drain layer and the electrode, the on-current similarly decreases.

【０１１０】また、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。 （ｇ）本発明の第７実施例の説明 図１４は、本発明の第７実施例となる第４例のプレーナ
型ＴＦＴを製造する際の変化を示す断面図である。Further, in this embodiment, it goes without saying that the off current is reduced even if the crystalline silicon film serving as the operating semiconductor layer is a polycrystalline silicon film. (G) Description of Seventh Embodiment of the Present Invention FIG. 14 is a cross-sectional view showing changes in manufacturing a planar type TFT of a fourth example which is the seventh embodiment of the present invention.

【０１１１】まず図１４(a) の断面状態になるまでの工
程を説明する。最初に、図１に示す成膜装置を使用し
て、ガラス基板１の上に厚さ４００nmのAl₂O₃ 膜２をＡ
ＬＤ装置により形成する。また、その上に結晶シリコン
膜３をプラズマＣＶＤ装置により１００nmの厚さに堆積
し、つづいて、ゲート絶縁膜としてSiO₂膜３２を２００
nmの厚さに成長する。First, the steps required until the sectional state shown in FIG. First, the Al ₂ O ₃ film 2 having a thickness of 400 nm is formed on the glass substrate 1 by using the film forming apparatus shown in FIG.
It is formed by an LD device. Further, a crystalline silicon film 3 is deposited thereon with a thickness of 100 nm by a plasma CVD apparatus, and then a SiO ₂ film 32 as a gate insulating film is formed to 200 nm.
Grow to a thickness of nm.

【０１１２】ついで、スパッタ法によりCr膜３３を１０
０nmの厚さに堆積する。ここまでの工程は、第６実施例
と同様であり、同一条件で形成する。この後に、さらに
シリコン選択形成用の絶縁膜としてＣＶＤ法により SiN
膜３４を２００nmの厚さに形成する。Then, the Cr film 33 is deposited to 10 by the sputtering method.
Deposit to a thickness of 0 nm. The steps up to this point are the same as in the sixth embodiment, and are formed under the same conditions. After that, SiN is further formed by CVD as an insulating film for selective silicon formation.
The film 34 is formed to a thickness of 200 nm.

【０１１３】それから、フォトレジスト３５を塗布し、
これを露光、現像してゲート電極用のパターンを形成す
る。これにより図１４(a) の断面が得られる。次に、フ
ォトレジスト３５のパターンに覆われない領域の SiN膜
３４、Cr膜３３、SiO₂膜３２を連続的にエッチングして
除去した後に、フォトレジスト３５を除去する。これに
よりパターニングされたCr膜３３はゲート電極３６とな
る（図１４(b))。Then, a photoresist 35 is applied,
This is exposed and developed to form a gate electrode pattern. As a result, the cross section of FIG. 14 (a) is obtained. Next, the SiN film 34, the Cr film 33, and the SiO ₂ film 32 in the region not covered by the pattern of the photoresist 35 are continuously etched and removed, and then the photoresist 35 is removed. Thus, the patterned Cr film 33 becomes the gate electrode 36 (FIG. 14 (b)).

【０１１４】この後に、硝酸セリウム第二アンモン溶液
を使用してゲート電極３６をサイドエッチングした後
に、緩衝フッ酸溶液を使用してゲート電極３６の下のSi
O₂膜３２もサイドエッチングする。これにより、 SiN膜
３４がゲート電極３６からオーバーハングした状態にな
る。After that, the gate electrode 36 is side-etched using a cerium nitrate second ammonium solution, and then the Si under the gate electrode 36 is buffered using a buffered hydrofluoric acid solution.
The O ₂ film 32 is also side-etched. This causes the SiN film 34 to overhang from the gate electrode 36.

【０１１５】続いて、選択形成条件によって、図１に示
すようなプラズマＣＶＤ装置によって、リンをドープし
た二層の多結晶シリコン３７、３８をゲート電極３６の
両側方の結晶シリコン膜３の上に選択的に堆積させる
（図１４(c))。この場合、ゲート電極３６の上の SiN膜
３４がオーバーハング状態となっているので、ゲート電
極３６の端面での多結晶シリコン膜３７，３８の形成が
抑制され、ゲート電極３６と多結晶シリコン膜３７，３
８の絶縁がよく保たれる。Subsequently, under the selective formation conditions, two layers of phosphorus-doped polycrystalline silicon 37 and 38 are deposited on the crystalline silicon film 3 on both sides of the gate electrode 36 by the plasma CVD apparatus as shown in FIG. It is selectively deposited (FIG. 14 (c)). In this case, since the SiN film 34 on the gate electrode 36 is in an overhang state, formation of the polycrystalline silicon films 37 and 38 on the end surface of the gate electrode 36 is suppressed, and the gate electrode 36 and the polycrystalline silicon film are suppressed. 37,3
8 insulation is kept well.

【０１１６】第一の多結晶シリコン膜３７は２５nmの厚
さに成長する。その成長条件は、基板温度を４００℃に
設定し、SiH₄を１sccm、SiF₄を１０sccm、PH₃ を１×１
０^-4sccm 、H₂を５９sccmの流量で成膜装置の反応チャ
ンバ内に導入し、そのチャンバ内の圧力を０．５Torr、
電極間の放電電力を２００Ｗとする。これにより第一の
多結晶シリコン膜３７のキャリア濃度は５×１０¹⁵／cm
³ となる。The first polycrystalline silicon film 37 grows to a thickness of 25 nm. The growth conditions are as follows: substrate temperature is set to 400 ° C., SiH ₄ is 1 sccm, SiF ₄ is 10 sccm, and PH ₃ is 1 × 1.
0 ^-4 sccm and H ₂ were introduced into the reaction chamber of the film forming apparatus at a flow rate of 59 sccm, and the pressure in the chamber was adjusted to 0.5 Torr,
The discharge power between the electrodes is 200W. As a result, the carrier concentration of the first polycrystalline silicon film 37 is 5 × 10 ¹⁵ / cm.
It becomes ³ .

【０１１７】また、第二の多結晶シリコン膜３８も２５
nmの膜厚に堆積する。その成長形成条件は、基板温度を
４００℃とし、SiH₄を１sccm、SiF₄を１０sccm、PH₃ を
３×１０^-2sccm、H₂を５９sccmの流量でそれぞれ反応チ
ャンバ内に流し、また、そのチャンバ内の圧力を０．５
Torr、放電電力を２００Ｗとする。これにより第二の多
結晶シリコン膜３８のキャリア濃度は１×１０¹⁸／cm³
となる。The second polycrystalline silicon film 38 is also 25
Deposit to a film thickness of nm. The growth and formation conditions were such that the substrate temperature was 400 ° C., SiH ₄ was 1 sccm, SiF ₄ was 10 sccm, PH ₃ was 3 × 10 ⁻² sccm, and H ₂ was 59 sccm in the reaction chamber. Set the pressure in the chamber to 0.5
Torr and discharge power are set to 200W. As a result, the carrier concentration of the second polycrystalline silicon film 38 is 1 × 10 ¹⁸ / cm ³
Becomes

【０１１８】この後に、特に図示しないが、フォトリソ
グラフィー法によって、結晶シリコン膜３と多結晶シリ
コン膜３７，３８を連続的にパターニングして、素子間
を分離する。After that, although not particularly shown, the crystalline silicon film 3 and the polycrystalline silicon films 37 and 38 are continuously patterned by a photolithography method to separate the elements.

【０１１９】次に、燐酸により選択形成用の SiN膜３４
を除去した後に、層間絶縁膜としてSiO₂膜３９を４００
nmの厚さに形成する（図１５(a))。続いて、SiO₂膜３９
をフォトリソグラフィー法によりパターニングしてゲー
ト電極３６の上と、その両側の第二の多結晶シリコン膜
３７，３８の上に３つの開口部４０ａ、４０ｂ、４０ｃ
を形成する。Next, the SiN film 34 for selective formation is formed by phosphoric acid.
After removing the SiO ₂ , the SiO ₂ film 39 is
It is formed to a thickness of nm (FIG. 15 (a)). Then, the SiO ₂ film 39
Are patterned by photolithography to form three openings 40a, 40b, 40c on the gate electrode 36 and on the second polycrystalline silicon films 37, 38 on both sides thereof.
To form.

【０１２０】次に、アルミニウム膜を形成し、これをパ
ターニングしてゲート電極３６の上にゲート引出電極４
１ｇを形成するとともに、その両側の第二の多結晶シリ
コン膜３８に接続するソース電極４１ｓ、ドレイン電極
４１ｄを形成する（図１５(b))。Next, an aluminum film is formed and patterned to form a gate lead electrode 4 on the gate electrode 36.
1g is formed, and a source electrode 41s and a drain electrode 41d connected to the second polycrystalline silicon film 38 on both sides thereof are formed (FIG. 15 (b)).

【０１２１】これによりプレーナ型ＴＦＴが完成する。
ところで、本実施例では、ソース・ドレイン電極の下の
コンタクト層をＣＶＤ法による多結晶シリコン膜３７、
３８により形成しているため、その不純物濃度は精度よ
く制御でき、しかもその調整は容易である。As a result, the planar type TFT is completed.
By the way, in the present embodiment, the contact layer under the source / drain electrodes is formed of the polycrystalline silicon film 37 by the CVD method,
Since it is formed of 38, its impurity concentration can be controlled with high precision, and its adjustment is easy.

【０１２２】また、ソース電極４１ｓ、ドレイン電極４
１ｄに接触する多結晶シリコン膜３８は高不純物濃度で
あり、これによりコンタクト抵抗が低減される。さら
に、結晶シリコン３に接続される多結晶シリコン膜３７
は低不純物濃度となるので、これにより、ドレイン近傍
の電界強度が抑制され、オフ電流が低減する。高不純物
濃度でイオン注入を行った従来のＴＦＴと比べたとこ
ろ、図１６に示すような結果が得られた。これによれ
ば、従来のＴＦＴに比べてオン電流に変化は見られなか
った。Further, the source electrode 41s and the drain electrode 4
The polycrystalline silicon film 38 in contact with 1d has a high impurity concentration, which reduces the contact resistance. Further, the polycrystalline silicon film 37 connected to the crystalline silicon 3
Has a low impurity concentration, so that the electric field strength near the drain is suppressed and the off current is reduced. When compared with a conventional TFT in which ions were implanted with a high impurity concentration, the results shown in FIG. 16 were obtained. According to this, the on-current was not changed compared with the conventional TFT.

【０１２３】なお、上記した説明では、 SiN膜３４をゲ
ート電極３６からオーバーハングさせているが、それら
を同一の大きさの形状にしてもよい。この場合、ゲート
電極３６の上の絶縁膜は SiN膜でなくSiO₂膜であっても
よい。Although the SiN film 34 is overhanged from the gate electrode 36 in the above description, they may have the same size. In this case, the insulating film on the gate electrode 36 may be a SiO ₂ film instead of the SiN film.

【０１２４】また、本実施例では、Al₂O₃ 膜をガラス基
板１に直に形成しているが、 SiN膜、SiON膜、SiO₂膜等
を介在させれば、Al₂O₃ 膜、結晶シリコン膜の膜質が向
上する。Further, in this embodiment, the Al ₂ O ₃ film is formed directly on the glass substrate 1, but if an SiN film, a SiON film, a SiO ₂ film or the like is interposed, an Al ₂ O ₃ film, The quality of the crystalline silicon film is improved.

【０１２５】さらに、第一の多結晶シリコン膜３７と第
二の多結晶シリコン膜３８の濃度を二段階で変化させて
いるが、線型或いは複数の階段状に濃度が高くなるよう
に徐々に変化させるようにしてもよい。この場合には、
PH₃ のガスの流量を線型又はステップ状に増やしてゆけ
ば実現できる。その膜形成の条件の詳細は第１１実施例
で述べるので省略する。Furthermore, although the concentrations of the first polycrystalline silicon film 37 and the second polycrystalline silicon film 38 are changed in two steps, they are gradually changed so as to increase linearly or in a plurality of steps. You may allow it. In this case,
This can be achieved by increasing the flow rate of PH ₃ gas linearly or stepwise. Details of the film forming conditions will be omitted because they will be described in the eleventh embodiment.

【０１２６】また、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。 （ｈ）本発明の第８実施例の説明 次に、第８の実施例として、第１例の逆スタガー型シリ
コン薄膜トランジスタを製造する例について説明する。Further, in this embodiment, it goes without saying that the off-current is reduced even if the crystalline silicon film serving as the operating semiconductor layer is a polycrystalline silicon film. (H) Description of Eighth Embodiment of the Present Invention Next, as an eighth embodiment, an example of manufacturing the inverted stagger type silicon thin film transistor of the first example will be described.

【０１２７】図１７(a) 〜(d) は、逆スタガー型シリコ
ン薄膜トランジスタを製造する工程順断面図であり、以
下、これらの図を参照しながら説明する。まず、図１７
(a) に示すように、ガラス基板１上にスパッタ法により
厚さ 500Åのモリブデン（Ｍｏ）を堆積し、フォトエッ
チングプロセスによりゲート電極４２を形成する。ガラ
ス基板１とゲート電極４２はその上にAl₂O₃ 膜を成長す
る基体Ｗとなる。17A to 17D are cross-sectional views in order of the steps for manufacturing the inverted stagger type silicon thin film transistor, which will be described below with reference to these drawings. First, FIG.
As shown in (a), molybdenum (Mo) having a thickness of 500Å is deposited on the glass substrate 1 by the sputtering method, and the gate electrode 42 is formed by the photoetching process. The glass substrate 1 and the gate electrode 42 serve as a base W on which an Al ₂ O ₃ film is grown.

【０１２８】その基体Ｗを図１に示す原子層堆積装置の
反応チャンバＣ₁ 内に配置する。基体Ｗはアルゴンバリ
アガスが流れている層を横切って左右に往復移動する機
構（図示せず）に取り付けられている。The substrate W is placed in the reaction chamber C ₁ of the atomic layer deposition apparatus shown in FIG. The substrate W is attached to a mechanism (not shown) that reciprocates left and right across the layer in which the argon barrier gas is flowing.

【０１２９】以下、第１の実施例と同様にして、基体Ｗ
の上に厚さ4000ÅのAl₂O₃ 膜２を成長した。成長の最終
は塩化アルミニウム蒸気雰囲気としてAl₂O₃ 膜２の最上
面をアルミニウム層とした。このAl₂O₃ 膜２はゲート絶
縁膜となる。Thereafter, the substrate W is processed in the same manner as in the first embodiment.
An Al ₂ O ₃ film 2 having a thickness of 4000 Å was grown on the above. At the end of the growth, an aluminum chloride vapor atmosphere was used so that the uppermost surface of the Al ₂ O ₃ film 2 was an aluminum layer. This Al ₂ O ₃ film 2 becomes a gate insulating film.

【０１３０】つづいて、ロードロックＬを開いて基体Ｗ
をプラズマＣＶＤ装置の反応チャンバＣ₂ に搬送し、以
下、前述の第１の実施例と同様にして、図１７(b) に示
すように、Al₂O₃ 膜２上に厚さ1000Åの結晶シリコン膜
３を得た。Subsequently, the load lock L is opened to open the substrate W.
Is transferred to the reaction chamber C ₂ of the plasma CVD apparatus, and thereafter, in the same manner as in the first embodiment, as shown in FIG. 17 (b), a crystal having a thickness of 1000Å is formed on the Al ₂ O ₃ film 2. A silicon film 3 was obtained.

【０１３１】次に、プラズマＣＶＤ法により、図１７
(c) に示すようにコンタクト層となる厚さ５０nmの n⁺
- Si膜４３を形成する。形成条件は、シラン流量３０sc
cm、水素流量500sccm 、ホスフィン流量１sccm、圧力１
Torr、放電電力 200Ｗ、放電時間５分である。Next, as shown in FIG.
As shown in (c), n ⁺ with a thickness of 50 nm to be the contact layer
-Form the Si film 43. The formation condition is a silane flow rate of 30 sc
cm, hydrogen flow rate 500 sccm, phosphine flow rate 1 sccm, pressure 1
Torr, discharge power 200 W, discharge time 5 minutes.

【０１３２】つづいてスパッタ法によりソース・ドレイ
ン電極となる厚さ1000ÅのＴｉ膜４４を形成する。その
形成条件は、ターゲットにTiを使用し、反応室にＡｒを
流量50sccmで導入し、内部圧力0.03Torr、放電電力 2 k
Ｗ、放電時間５分とする。Subsequently, a Ti film 44 having a thickness of 1000 Å to be the source / drain electrodes is formed by the sputtering method. The formation conditions were as follows: Ti was used as the target, Ar was introduced into the reaction chamber at a flow rate of 50 sccm, internal pressure was 0.03 Torr, and discharge power was 2 k.
W, discharge time is 5 minutes.

【０１３３】最後に、図１７(d) に示すように、チャネ
ル上のＴｉ膜４４とｎ⁺ - Si膜４３を反応性イオンエッ
チングによりエッチングして除去し、コンタクト層４３
ａ、ソース電極４４ｓ、ドレイン電極４４ｄを形成す
る。さらに、結晶シリコン膜３をパターニングして素子
間分離を行う。Finally, as shown in FIG. 17D, the Ti film 44 and the n ⁺ -Si film 43 on the channel are etched and removed by reactive ion etching to remove the contact layer 43.
A source electrode 44s and drain electrode 44d are formed. Further, the crystalline silicon film 3 is patterned to separate elements.

【０１３４】このようにして、逆スタガー型シリコン薄
膜トランジスタが完成され、そのＴＦＴは、第４実施例
と同様に、高い移動度を有しトランジスタ特性のよいも
のが得られた。In this way, the inverted stagger type silicon thin film transistor was completed, and the TFT thereof had high mobility and good transistor characteristics as in the fourth embodiment.

【０１３５】しかも、ＡＬＤ法により形成されてゲート
絶縁膜となるAl₂O₃ 膜２には、ピンホールや低抵抗部分
は発生せず、素子の信頼性が向上する。なお、ソース電
極とドレイン電極の間から結晶シリコン膜が露出するこ
とになるので、この部分を保護する場合には、結晶シリ
コン膜を形成した後にその領域を絶縁膜で覆う工程を加
えることになる。これに関しては、以下に述べる第９〜
第１１実施例についても同様であるので繰り返しの説明
を避けている。Moreover, the Al ₂ O ₃ film 2 formed by the ALD method and serving as the gate insulating film does not have pinholes or low resistance portions, and the reliability of the device is improved. Since the crystalline silicon film is exposed from between the source electrode and the drain electrode, in order to protect this portion, a step of forming the crystalline silicon film and then covering the region with an insulating film is added. . Regarding this, the ninth to the following will be described.
Since the same applies to the eleventh embodiment, repeated explanation is omitted.

【０１３６】（ｉ）本発明の第９実施例の説明 上記した第８実施例に示す逆スタガー型ＴＦＴは、ゲー
ト電極の上にAl₂O₃ 膜を形成したものであるが、第５実
施例と同様に、Al₂O₃ 膜の下地として SiN、SiON、SiO₂
等の膜を用いてもよい。(I) Description of Ninth Embodiment of the Present Invention The inverted stagger type TFT shown in the above eighth embodiment has an Al ₂ O ₃ film formed on the gate electrode. Similar to the example, SiN, SiON, and SiO _{2 are used} as the base of the Al ₂ O ₃ film.
You may use a film such as.

【０１３７】そこで次に、第９実施例として、Al₂O₃ 膜
の下地として SiN膜を形成する工程を含む第２例の逆ス
タガー型ＴＦＴの形成工程を図１８に基づいて説明す
る。まず、第８実施例と同様に、ガラス基板１の上にゲ
ート電極４２を形成した後に、第５実施例と同じような
条件により、プラズマＣＶＤ法等によってガラス基板１
の上に SiN膜４５を３００nmの厚さに形成する（図１８
(a))。Then, as a ninth embodiment, a step of forming a reverse stagger type TFT of the second example including a step of forming a SiN film as an underlayer of an Al ₂ O ₃ film will be described with reference to FIG. First, similarly to the eighth embodiment, after the gate electrode 42 is formed on the glass substrate 1, the glass substrate 1 is formed by the plasma CVD method or the like under the same conditions as in the fifth embodiment.
A SiN film 45 having a thickness of 300 nm is formed on the upper surface (FIG. 18).
(a)).

【０１３８】ついで、第５実施例と同様に、ガラス基板
１を原子層堆積装置の反応チャンバＣ₁ に移設し、第５
実施例と同様な条件により、 SiN膜４５の上に膜厚５０
nmの単結晶又は多結晶の Al₂O₃膜４６を形成し（図１８
(b))、これに続いて真空を破らずにプラズマＣＶＤ装置
の反応チャンバＣ₂ にガラス基板１を搬送して、第５実
施例と同様な条件により結晶シリコン膜４７を１００nm
の厚さに形成する（図１８(c))。ここで、第２実施例で
述べたと同様に Al₂O₃膜４６の最上面をAlとする。Then, similarly to the fifth embodiment, the glass substrate 1 is transferred to the reaction chamber C ₁ of the atomic layer deposition apparatus, and the fifth
Under the same conditions as in the example, a film thickness of 50 is formed on the SiN film 45.
A single crystal or polycrystal Al ₂ O ₃ film 46 of nm is formed (see FIG. 18).
(b)) Following this, the glass substrate 1 is transferred to the reaction chamber C ₂ of the plasma CVD apparatus without breaking the vacuum, and the crystalline silicon film 47 of 100 nm is formed under the same conditions as in the fifth embodiment.
To the thickness (FIG. 18 (c)). Here, similarly to the second embodiment, the uppermost surface of the Al ₂ O ₃ film 46 is Al.

【０１３９】このように形成された Al₂O₃膜４６は少な
くとも一部が（ 1 0 2）面に優先配向し、また、その上
の結晶シリコン膜４７は（１００）面に優先配向する。
次に、図１８(d) に示すように、プラズマＣＶＤ法によ
り、コンタクト層となる厚さ５０nmの n⁺ - Si膜４８を
形成する。さらに、スパッタ法によりソース・ドレイン
電極となる厚さ1000ÅのＴｉ膜４９を形成する。これら
の膜の形成条件は第８実施例に示すように設定する。At least a part of the Al ₂ O ₃ film 46 thus formed is preferentially oriented to the (102) plane, and the crystalline silicon film 47 thereon is preferentially oriented to the (100) plane.
Next, as shown in FIG. 18D, an n ⁺ -Si film 48 having a thickness of 50 nm to be a contact layer is formed by the plasma CVD method. Further, a Ti film 49 having a thickness of 1000 Å to be the source / drain electrodes is formed by the sputtering method. The conditions for forming these films are set as shown in the eighth embodiment.

【０１４０】最後に、ゲート電極４２の上の領域にある
Ｔｉ膜４９とｎ⁺ - Si膜４８を反応性イオンエッチング
法によりに選択的にエッチングして除去し、ソース電極
４９ｓ、ドレイン電極４９ｄを形成する。Finally, the Ti film 49 and the n ⁺ -Si film 48 in the region above the gate electrode 42 are selectively etched and removed by the reactive ion etching method to remove the source electrode 49s and the drain electrode 49d. Form.

【０１４１】このようにして、逆スタガー型ＴＦＴが完
成する。そのＴＦＴにおいは、 SiN膜４５を下地にして
Al₂O₃膜４６を形成しているので、第５実施例で説明し
たように結晶シリコンの膜質がさらに向上し、第８実施
例よりも移動度がさらに大きなトランジスタ特性が得ら
れる。In this way, the inverted stagger type TFT is completed. The TFT uses the SiN film 45 as a base.
Since the Al ₂ O ₃ film 46 is formed, the film quality of crystalline silicon is further improved as described in the fifth embodiment, and the transistor characteristics having a larger mobility than in the eighth embodiment can be obtained.

【０１４２】（ｊ）本発明の第１０実施例の説明 次に、第１０の実施例として、リーク電流を低減する第
３例の逆スタガー型ＴＦＴの製造工程について説明す
る。(J) Description of Tenth Embodiment of the Present Invention Next, as a tenth embodiment, a manufacturing process of an inverted stagger type TFT of a third example for reducing leakage current will be described.

【０１４３】図１９は、逆スタガー型シリコン薄膜トラ
ンジスタを製造する工程順断面図であり、以下、これら
の図を参照しながら説明する。まず、図１９(a) に示す
ように、ガラス基板１上にスパッタ法により厚さ５０nm
のCr膜を堆積した後に、これをフォトリソグラフィー法
によりパターニングしてゲート電極５０を形成する。FIG. 19 is a cross-sectional view in order of the steps for manufacturing an inverted stagger type silicon thin film transistor, which will be described below with reference to these drawings. First, as shown in FIG. 19 (a), a glass substrate 1 is sputtered to a thickness of 50 nm.
After depositing the Cr film, the gate electrode 50 is formed by patterning the Cr film by photolithography.

【０１４４】次に、図１に示す成膜装置を使用して第１
実施例と同様な条件で、ガラス基板１の上にＡＬＤ装置
により厚さ４００nmのAl₂O₃ 膜２を成長する。この後
に、真空を破らずに、プラズマＣＶＤ装置により、Al₂O
₃ 膜２の上に膜厚１００nmの結晶シリコン膜３を成長す
る。Next, using the film forming apparatus shown in FIG.
An Al ₂ O ₃ film 2 having a thickness of 400 nm is grown on the glass substrate 1 by the ALD apparatus under the same conditions as in the embodiment. After this, the plasma CVD apparatus was used to break the Al ₂ O without breaking the vacuum.
₃ A crystalline silicon film 3 having a film thickness of 100 nm is grown on the film 2.

【０１４５】結晶シリコン膜３の成長条件は、基板温度
を４００℃に設定するとともに、SiH₄を５sccm、H₂を４
９５sccmの流量でそれぞれ導入し、また、反応チャンバ
Ｃ₂内の圧力を１００Pa、電極間放電電力を２００Ｗと
する。The growth conditions for the crystalline silicon film 3 are that the substrate temperature is set to 400 ° C., SiH ₄ is 5 sccm, and H ₂ is 4
The gas is introduced at a flow rate of 95 sccm, the pressure in the reaction chamber C ₂ is 100 Pa, and the discharge power between the electrodes is 200 W.

【０１４６】これに引き続いて、図１９(b) に示すよう
に、同じプラズマＣＶＤ装置内で、厚さ５０nmの第１の
多結晶シリコン膜５１を形成する。その成長条件は、基
板温度を４００℃とするとともに、SiH₄を５sccm、H₂を
４９５sccm、PH₃ を１×１０ ^-4sccmの流量でそれぞれ導
入し、また、反応チャンバＣ₂ 内の圧力を１００Pa、電
極間放電電力を２００Ｗとする。Following this, as shown in FIG.
In the same plasma CVD equipment, the first 50 nm thick
A polycrystalline silicon film 51 is formed. The growth conditions are
The plate temperature is 400 ℃ and SiH_Four5 sccm, H₂To
495sccm, PH₃1 x 10 ^-FourGuide each at a flow rate of sccm
And the reaction chamber C₂The internal pressure is 100Pa,
The discharge power between electrodes is set to 200W.

【０１４７】ついで、第２の多結晶シリコン膜５２を成
長する。この場合の成長条件は、PH ₃ の流量を３×１０
^-2sccmとすることを除いては第一の多結晶シリコン膜５
１と同じにする。Then, a second polycrystalline silicon film 52 is formed.
Lengthen. The growth conditions in this case are PH ₃Flow rate of 3 × 10
^-2First polycrystalline silicon film 5 except that sccm is used
Make it the same as 1.

【０１４８】このような条件で形成された第一の多結晶
シリコン膜５１のキャリア濃度は５×１０¹⁵／cm³ とな
り、第２の多結晶シリコン膜５２のキャリア濃度は１×
１０ ¹⁸／cm³ となる。First polycrystal formed under such conditions
The carrier concentration of the silicon film 51 is 5 × 10¹⁵/cm³Tona
Therefore, the carrier concentration of the second polycrystalline silicon film 52 is 1 ×
10 ¹⁸/cm³Becomes

【０１４９】次に、ガラス基板１をプラズマＣＶＤ装置
から取り出した後に、スパッタ法によりモリブデン（M
o）膜５３を１００nmの厚さに堆積する。この後に、反
応性イオンエッチング法を用いてフォトリソグラフィー
法によりMo膜５３から第一の多結晶シリコン膜５１まで
を連続してパターニングし、Mo膜５３をゲート電極５０
の上で分離させてソース電極５３ｓ、ドレイン電極５３
ｄを形成するとともに、その下の多結晶シリコン膜５
１、５２をコンタクト層とする（図１９(c))。Next, after taking out the glass substrate 1 from the plasma CVD apparatus, the molybdenum (M
o) Deposit film 53 to a thickness of 100 nm. After that, the Mo film 53 to the first polycrystalline silicon film 51 are continuously patterned by the photolithography method using the reactive ion etching method, and the Mo film 53 is formed into the gate electrode 50.
Source electrode 53s, drain electrode 53
d and the polycrystalline silicon film 5 thereunder
The contact layers 1 and 52 are formed (FIG. 19C).

【０１５０】続いて、結晶シリコン膜３をパターニング
して素子同士を分離する。以上により形成されたＴＦＴ
は、Al₂O₃ 膜２がゲート絶縁膜となり、ピンホールや低
抵抗部分が生じない高信頼性のゲート絶縁膜が得らる。
また、大きな粒界の結晶シリコン膜３により高移動度が
実現できる。さらに、多結晶シリコン膜５１、５２の不
純物濃度の変化によりドレイン近傍の領域での電界強度
が低減され、フィールドエミションやトンネルによる電
流は流れ難くなり、オフ電流が小さくなり、また、ソー
ス・ドレイン電極のコンタクト抵抗が低減できる。Subsequently, the crystalline silicon film 3 is patterned to separate the elements from each other. TFT formed by the above
The Al ₂ O ₃ film 2 serves as a gate insulating film, and a highly reliable gate insulating film without pinholes or low resistance portions can be obtained.
Moreover, high mobility can be realized by the crystalline silicon film 3 having a large grain boundary. Furthermore, the electric field strength in the region near the drain is reduced due to the change in the impurity concentration of the polycrystalline silicon films 51 and 52, the current due to the field emission or the tunnel becomes difficult to flow, the off current becomes small, and the source / drain is reduced. The contact resistance of the electrodes can be reduced.

【０１５１】しかも、第１、第２の多結晶シリコン５
１、５２は、動作半導体層となる結晶シリコン膜３の上
に、連続的にプラズマＣＶＤ法により形成しているため
に、その不純物濃度は制御性良く調整される。Moreover, the first and second polycrystalline silicon 5
Since Nos. 1 and 52 are continuously formed on the crystalline silicon film 3 serving as the operating semiconductor layer by the plasma CVD method, the impurity concentration thereof is adjusted with good controllability.

【０１５２】図２０は、高不純物濃度のコンタクト層だ
けを設けた第８実施例のスタガー型ＴＦＴと、そのコン
タクト層の不純物濃度を一段階変化させた本実施例のス
タガー型ＴＦＴのゲート電圧・ドレイン電流特性を比較
した図で、本実施例によればオン電流を抑えたままで、
オフ電流が低減することがわかる。FIG. 20 shows the gate voltage of the staggered TFT of the eighth embodiment in which only the contact layer of high impurity concentration is provided and the staggered TFT of the present embodiment in which the impurity concentration of the contact layer is changed by one step. It is a diagram comparing the drain current characteristics, according to the present embodiment, while suppressing the on-current,
It can be seen that the off current is reduced.

【０１５３】なお、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。 （ｋ）本発明の第１１実施例の説明 上記した第１０実施例では、不純物濃度の異なる２層の
多結晶シリコン膜を介してソース・ドレイン領域の結晶
シリコン膜とソース．ドレイン電極を接続しているが、
多結晶シリコン膜の不純物濃度分布はこれに限るもので
はない。Needless to say, in this embodiment, even if the crystalline silicon film serving as the operating semiconductor layer is a polycrystalline silicon film, the off current is reduced. (K) Description of the eleventh embodiment of the present invention In the tenth embodiment described above, the crystalline silicon film in the source / drain region and the source. Although the drain electrode is connected,
The impurity concentration distribution of the polycrystalline silicon film is not limited to this.

【０１５４】そこで、第１１実施例として、その他の不
純物濃度分布を有する多結晶シリコン膜を有する第４例
の逆スタガー型シリコンＴＦＴの製造工程を図２に基づ
いて説明する。Therefore, as an eleventh embodiment, a manufacturing process of an inverted stagger type silicon TFT of a fourth example having a polycrystalline silicon film having other impurity concentration distribution will be described with reference to FIG.

【０１５５】まず、図２１(a) に示すように、第１０実
施例と同様にしてガラス基板１の上にゲート電極５０を
形成し、その上にAl₂O₃ 膜２、結晶シリコン膜３を順に
形成する。その膜厚や成長条件は第１０実施例と同様に
する。First, as shown in FIG. 21A, the gate electrode 50 is formed on the glass substrate 1 in the same manner as in the tenth embodiment, and the Al ₂ O ₃ film 2 and the crystalline silicon film 3 are formed thereon. Are sequentially formed. The film thickness and growth conditions are the same as in the tenth embodiment.

【０１５６】そして、結晶シリコン膜３を成長した後
に、同一のプラズマＣＶＤ装置を使用してリンをドープ
した不純物含有結晶シリコン膜５４を１００nmの厚さに
形成する。Then, after growing the crystalline silicon film 3, an impurity-containing crystalline silicon film 54 doped with phosphorus is formed to a thickness of 100 nm using the same plasma CVD apparatus.

【０１５７】その条件は、基板温度を４００℃とし、ま
た、反応チャンバＣ₂ 内の圧力を１００Pa、放電電力を
２００Ｗとする。この場合に、反応チャンバＣ₂ 内に導
入するガスとしてはSiH₄を５sccm、H₂を４９５sccmの流
量で導入するとともに、成長開始から成長終了にかけて
導入するPH₃ の流量を１×１０^-4sccmから３×１０^-2sc
cmへと線型又は複数の階段状に変化させる。The conditions are that the substrate temperature is 400 ° C., the pressure in the reaction chamber C ₂ is 100 Pa, and the discharge power is 200 W. In this case, SiH ₄ is introduced into the reaction chamber C _{2 at} a flow rate of 5 sccm and H ₂ is introduced at a flow rate of 495 sccm, and the flow rate of PH ₃ introduced from the start of growth to the end of growth is 1 × 10 ⁻⁴ sccm. From 3 × 10 ^-2 sc
Change to cm linearly or in steps.

【０１５８】このように不純物含有シリコン膜５４の成
長を終えた後に、ガラス基板１をプラズマＣＶＤ装置の
反応チャンバＣ₂ から取り出す。次に、図２１(b) に示
すように、スパッタ法により不純物含有結晶シリコン膜
５４の上にMo膜５５を形成した後に、第１０実施例と同
じようにMo膜５５から不純物含有結晶シリコン膜５４ま
でを連続的にパターニングしてゲート電極５０の上でこ
れらを分離する。これによりMo膜５５からなるソース電
極５５ｓとドレイン電極５５ｄが形成され、これらの電
極５５ｓ，５５ｄは不純物含有結晶シリコン膜５４を介
して結晶シリコン膜３に接続される（図２１(c))。After the growth of the impurity-containing silicon film 54 is completed in this way, the glass substrate 1 is taken out of the reaction chamber C ₂ of the plasma CVD apparatus. Next, as shown in FIG. 21B, after the Mo film 55 is formed on the impurity-containing crystalline silicon film 54 by the sputtering method, the Mo-containing film 55 is removed from the impurity-containing crystalline silicon film 54 as in the tenth embodiment. These are separated on the gate electrode 50 by continuously patterning up to 54. As a result, the source electrode 55s and the drain electrode 55d made of the Mo film 55 are formed, and these electrodes 55s and 55d are connected to the crystalline silicon film 3 through the impurity-containing crystalline silicon film 54 (FIG. 21 (c)).

【０１５９】次に、結晶シリコン膜３をパターニングし
て素子間を分離し、これにより逆スタガー型ＴＦＴが完
成する。この実施例によれば、不純物含有結晶シリコン
膜５４は、ソース・ドレイン電極５５ｓ，５５ｄに接触
する部分が最も高濃度の不純物を含み、結晶シリコン膜
３に近づくにつれて濃度が低くなるように不純物濃度を
線型的に又は階段状に変化している。Next, the crystalline silicon film 3 is patterned to isolate the elements from each other, thereby completing the inverted stagger type TFT. According to this embodiment, the impurity-containing crystalline silicon film 54 contains the highest concentration of impurities in the portions in contact with the source / drain electrodes 55s and 55d, and the impurity concentration is reduced so as to approach the crystalline silicon film 3. Is linearly or stepwise changed.

【０１６０】したがって、ドレイン領域近傍での電界強
度が低減してオフ電流が抑制され、しかも、ソース・ド
レイン電極５５ｓ，５５ｄとのコンタクト抵抗が低減す
る。また、そのような不純物濃度の分布はガスの流量を
調整するだけなので、精度良く、容易に制御できる。Therefore, the electric field strength in the vicinity of the drain region is reduced, the off current is suppressed, and the contact resistance with the source / drain electrodes 55s, 55d is reduced. Further, such an impurity concentration distribution can be controlled accurately and easily because it only adjusts the gas flow rate.

【０１６１】図２２は、高不純物濃度のコンタクト層だ
けを設けた第８実施例の逆スタガー型ＴＦＴと、そのコ
ンタクト層の不純物濃度を線型又は複数段階に変化させ
て電極に近づくほと高濃度にした本実施例の逆スタガー
型ＴＦＴのゲート電圧・ドレイン電流特性を比較した図
で、本実施例によればオン電流を抑えたままで、オフ電
流を低減できる。FIG. 22 shows an inverted stagger type TFT of the eighth embodiment in which only a contact layer having a high impurity concentration is provided, and the impurity concentration of the contact layer is changed linearly or in a plurality of steps so as to approach the electrode. FIG. 3 is a diagram comparing the gate voltage / drain current characteristics of the inverted staggered TFT of the present embodiment described above. According to the present embodiment, the off current can be reduced while the on current is suppressed.

【０１６２】なお、第１０実施例及び本実施例とも、Al
₂O₃ 膜の下に SiN膜、SiON膜、SiO₂膜のいずれかを介在
させてもよく、これによれば、結晶シリコン膜の膜質が
されに向上する。In both the tenth embodiment and this embodiment, Al
Any one of a SiN film, a SiON film, and a SiO ₂ film may be interposed below the ₂ O ₃ film, which improves the film quality of the crystalline silicon film.

【０１６３】また、この実施例において、動作半導体層
となる結晶シリコン膜を多結晶シリコン膜としてもオフ
電流が低減することはいうまでもない。 （ｌ）本発明の第１２実施例の説明 上記したプレーナ型および逆スタガー型シリコンＴＦＴ
の実施例では、結晶シリコン膜の下地としてAl₂O₃ 膜を
用いたが、第１実施例で説明した GaP、 AlP等のような
２元系半導体材料を適用することもできる。Further, in this embodiment, it goes without saying that the off-current is reduced even if the crystalline silicon film serving as the operating semiconductor layer is a polycrystalline silicon film. (L) Description of the twelfth embodiment of the present invention The above planar type and inverted stagger type silicon TFTs
In the embodiment, the Al ₂ O ₃ film is used as the base of the crystalline silicon film, but a binary semiconductor material such as GaP, AlP, etc. described in the first embodiment can be applied.

【０１６４】そこで、これを適用したスタガー型ＴＦＴ
を例に挙げて説明する。図２３は、第１２実施例のスタ
ガー型ＴＦＴの形成工程を示す断面図である。まず、ス
パッタ法によってガラス基板１の上に膜厚５０nmのAl膜
を形成した後に、これをフォトリソグラフィー法により
パターニングしてソース電極６１とドレイン電極６２を
形成する。Therefore, a stagger type TFT to which this is applied
Will be described as an example. FIG. 23 is a cross-sectional view showing the step of forming the stagger type TFT of the twelfth embodiment. First, after forming an Al film having a film thickness of 50 nm on the glass substrate 1 by the sputtering method, the Al film is patterned by the photolithography method to form the source electrode 61 and the drain electrode 62.

【０１６５】次に、ガラス基板１を図１に示すような原
子層堆積装置の反応チャンバＣ₁ 内に配置し、アルゴン
ガスが流れているガスの層を横切って左右に往復移動す
る機構（不図示）に取付ける。Next, the glass substrate 1 is placed in the reaction chamber C ₁ of the atomic layer deposition apparatus as shown in FIG. 1, and a mechanism for reciprocating left and right across the gas layer in which the argon gas is flowing (not (Shown).

【０１６６】そして、基板温度を４００℃に加熱し、タ
ーボポンプＰ₁ により５×１０^-7Torrまで排気し、つい
で、弁Ｖ₁ を開いてアルゴンガスを５００sccm流し、0.
０１Torrになるようにオリフィス弁ＯＦを調整してアル
ゴンガスの定常流を作る。Then, the substrate temperature was heated to 400 ° C., the gas was exhausted to 5 × 10 ⁻⁷ Torr by the turbo pump P ₁ , the valve V ₁ was opened, and the argon gas was made to flow at 500 sccm,
The orifice valve OF is adjusted so as to be 01 Torr to create a steady flow of argon gas.

【０１６７】この後に、弁Ｖ₂ を開いてGa(CH₃)₃をガス
導入口Ｎ₂ から導入し、ついで、弁Ｖ₃ を開いてPH₃ を
ガス導入口Ｎ₃ から導入する。この場合、アルゴンガス
の定常流によってGa(CH₃)₃とPH₃ は混合しない。この時
の反応チャンバＣ₁ 内の真空度を０．０１Torrに維持す
る。Thereafter, the valve V ₂ is opened to introduce Ga (CH ₃ ) ₃ from the gas inlet N ₂ , and then the valve V ₃ is opened to introduce PH ₃ from the gas inlet N ₃ . In this case, Ga (CH ₃ ) ₃ and PH ₃ do not mix due to the steady flow of argon gas. At this time, the degree of vacuum in the reaction chamber C ₁ is maintained at 0.01 Torr.

【０１６８】これにより、ガラス基板１の上面には、パ
ージ時間をおいてGa(CH₃)₃とPH₃ が交互に供給される。
その供給時間は、それぞれ１秒とし、また、パージ時間
は５秒である。As a result, Ga (CH ₃ ) ₃ and PH ₃ are alternately supplied to the upper surface of the glass substrate 1 after a purging time.
The supply time is 1 second, and the purge time is 5 seconds.

【０１６９】これらの供給を２００回繰り返して図２３
(a) に示すように膜厚５０nmのGaP層６３を形成する。
ついで、真空を破らずにロードロックＬを通してガラス
基板１をプラズマＣＶＤ装置の反応チャンバＣ₂ に移
し、GaP 層６３を下地にして結晶シリコン膜６４を１０
０nmの厚さに積層する（図２３(b))。この場合のシリコ
ン成膜条件は、基板温度を４００℃、SiH₄を１０sccm、
H₂を５００sccm、圧力を0.５Torr、放電電力を２００
Ｗ、放電時間を３０分とする。These supplies were repeated 200 times, and FIG.
As shown in (a), a GaP layer 63 having a film thickness of 50 nm is formed.
Then, the glass substrate 1 is transferred to the reaction chamber C ₂ of the plasma CVD apparatus through the load lock L without breaking the vacuum, and the crystalline silicon film 64 is formed on the GaP layer 63 as a base.
It is laminated to a thickness of 0 nm (FIG. 23 (b)). The silicon film formation conditions in this case are: substrate temperature of 400 ° C., SiH ₄ of 10 sccm,
H ₂ is 500 sccm, pressure is 0.5 Torr, discharge power is 200
W, discharge time is 30 minutes.

【０１７０】次に、ゲート絶縁膜となるSiO₂膜６５をプ
ラズマＣＶＤ法により１００nmの厚さに成長する（図２
３(c))。そのSiO₂膜６５の成長条件は、基板温度を３０
０℃、SiH₄を２０sccm、N₂O を２０００sccmの量で供給
し、反応チャンバＣ₂ 内の圧力を０．３Torrにするとと
もに、プラズマ発生用の放電電力を１００Ｗ、その放電
時間を５分とする。Next, a SiO ₂ film 65 to be a gate insulating film is grown to a thickness of 100 nm by the plasma CVD method (FIG. 2).
3 (c)). The growth condition of the SiO ₂ film 65 is that the substrate temperature is 30
At 0 ° C., SiH ₄ was supplied at 20 sccm and N ₂ O was supplied at 2000 sccm, the pressure in the reaction chamber C ₂ was set to 0.3 Torr, the discharge power for plasma generation was 100 W, and the discharge time was 5 minutes. To do.

【０１７１】この後に、モリブデン（Mo）膜をスパッタ
法により５０nmの厚さに形成し、そのMo膜をフォトリソ
グラフィー法によりパターニングし、図２３(d) に示す
ように、ソース電極６１とドレイン電極６２の間の領域
にMo膜を残存させてこれをゲート電極６６にすれば、こ
れによりスタガー型ＴＦＴが完成する。After that, a molybdenum (Mo) film is formed to a thickness of 50 nm by the sputtering method, and the Mo film is patterned by the photolithography method. Then, as shown in FIG. 23 (d), the source electrode 61 and the drain electrode are formed. By leaving the Mo film in the region between 62 and using it as the gate electrode 66, the stagger type TFT is completed.

【０１７２】このスタガー型ＴＦＴにおいては、チャネ
ル領域を形成する結晶シリコン膜６４の下地として上記
した方法によりGaP 膜６３を形成している。このGaP 膜
６３は、配向性が高く、しかも、シリコンと格子定数が
非常に近いので、その上に成長する結晶シリコン膜６４
は２００nm程度の大きな結晶粒を持つ。この結果、シリ
コン膜６４のチャネル領域を通るキャリアの移動度が、
GaP 膜６３を設けない場合に比べて大きくなり、トラン
ジスタ特性が向上する。In this stagger type TFT, the GaP film 63 is formed by the above-mentioned method as a base of the crystalline silicon film 64 forming the channel region. The GaP film 63 has a high orientation and has a lattice constant very close to that of silicon.
Has a large crystal grain of about 200 nm. As a result, the mobility of carriers passing through the channel region of the silicon film 64 is
This is larger than that in the case where the GaP film 63 is not provided, and the transistor characteristics are improved.

【０１７３】なお、結晶シリコン膜６４の下地としては
GaP の他に、シリコンと格子定数が近いAlP 等の二元系
半導体材料を原子層堆積法により配向性を高くして形成
したものを適用してもよい。As a base of the crystalline silicon film 64,
In addition to GaP, a binary semiconductor material such as AlP having a lattice constant close to that of silicon and having a high orientation by an atomic layer deposition method may be applied.

【０１７４】また、上記した結晶シリコン膜６４やゲー
ト絶縁膜用のSiO₂膜６５についての成膜方法は、プラズ
マＣＶＤ法に限るものではなく、減圧ＣＶＤ法、スパッ
タ法等によって形成してもよい。Further, the method of forming the above-mentioned crystalline silicon film 64 and the SiO ₂ film 65 for the gate insulating film is not limited to the plasma CVD method, and it may be formed by a low pressure CVD method, a sputtering method or the like. .

【０１７５】（ｍ）本発明の第１３実施例の説明 図２４は、第２のスタガー型ＴＦＴの形成工程を示す断
面図である。まず、図２４(a) に示すように、スパッタ
法によってガラス基板１の上に膜厚５０nmのアルミニウ
ム膜６０を形成する。(M) Description of the thirteenth embodiment of the present invention FIG. 24 is a sectional view showing the step of forming a second stagger type TFT. First, as shown in FIG. 24A, an aluminum film 60 having a film thickness of 50 nm is formed on the glass substrate 1 by the sputtering method.

【０１７６】続いて、プラズマＣＶＤ法により不純物含
有シリコン膜６７を５０nmの厚さに形成する。その成膜
条件は、基板温度を２００℃に設定するとともに、SiH₄
を１０sccm、H₂を４００sccmの流量で導入し、雰囲気の
圧力を１００Pa、放電電力を２００Ｗ、放電時間を１０
分とする。同時にPH₃ を導入し、成長開始から成長終了
にかけて３×１０^-2sccmから１×１０^-4sccmへとその流
量を線型又は階段状に変化させる。これによりソース電
極６１とドレイン電極６２に近いほど不純物濃度が大き
くなるようにする。Subsequently, the impurity-containing silicon film 67 is formed to a thickness of 50 nm by the plasma CVD method. The film forming conditions are as follows: the substrate temperature is set to 200 ° C. and SiH ₄
At a flow rate of 10 sccm and H ₂ at a flow rate of 400 sccm, the atmospheric pressure is 100 Pa, the discharge power is 200 W, and the discharge time is 10
Minutes. At the same time, PH ₃ is introduced, and the flow rate is linearly or stepwise changed from 3 × 10 ⁻² sccm to 1 × 10 ⁻⁴ sccm from the start of growth to the end of growth. Thus, the closer the source electrode 61 and the drain electrode 62 are, the higher the impurity concentration becomes.

【０１７７】このように不純物含有シリコン膜６７の成
長を終えた後に、図２４(b) に示すように、不純物含有
シリコン膜６７及びアルミニウム膜６０をフォトリソグ
ラフィー法によりパターニングし、不純物含有シリコン
膜６７に覆われたソース電極６１とドレイン電極６２を
形成する。After the growth of the impurity-containing silicon film 67 is completed in this way, as shown in FIG. 24B, the impurity-containing silicon film 67 and the aluminum film 60 are patterned by photolithography to obtain the impurity-containing silicon film 67. A source electrode 61 and a drain electrode 62 which are covered with the film are formed.

【０１７８】この後に、図２４(c) に示すように、ＴＦ
Ｔの動作半導体膜となる多結晶シリコン膜６８をプラズ
マＣＶＤ法により１００nmの厚さに形成する。その成長
条件は、基板温度を４００℃に設定するとともに、SiH₄
を５sccm、H₂を５００sccmの流量で導入し、、雰囲気の
圧力を１００Pa、放電電力を３００Ｗ、放電時間を２０
分とする。After this, as shown in FIG. 24 (c), TF
A polycrystalline silicon film 68 to be a T operation semiconductor film is formed to a thickness of 100 nm by a plasma CVD method. The growth conditions are that the substrate temperature is set to 400 ° C. and SiH ₄
Is introduced at a flow rate of 5 sccm and H ₂ at a flow rate of 500 sccm, the pressure of the atmosphere is 100 Pa, the discharge power is 300 W, and the discharge time is 20
Minutes.

【０１７９】次に、プラズマＣＶＤ法によりSiO₂膜６９
を１００nmの厚さに成長する。この場合の膜の形成条件
は第１２実施例と同様にする。さらに続けて、SiO₂膜６
９の上にモリブデン膜をスパッタ法により５０nmの厚さ
に形成する。そして、そのモリブデン膜をフォトリソグ
ラフィー法によりパターニングして、図２４(d) に示す
ように、ソース電極６１とドレイン電極６２の間の領域
に残存させ、これをゲート電極７０とする。Next, the SiO ₂ film 69 is formed by the plasma CVD method.
To a thickness of 100 nm. The film forming conditions in this case are the same as in the twelfth embodiment. Further on, SiO ₂ film 6
A molybdenum film having a thickness of 50 nm is formed on 9 by sputtering. Then, the molybdenum film is patterned by the photolithography method to be left in the region between the source electrode 61 and the drain electrode 62 as the gate electrode 70 as shown in FIG. 24 (d).

【０１８０】これにより、スタガー型ＴＦＴが完成す
る。このスタガー型ＴＦＴにおいて、不純物含有シリコ
ン膜６７は、ソース電極６１、ドレイン電極６２に接触
する層が最も高濃度の不純物を含んでおり、多結晶シリ
コン膜６８に近づくにつれて濃度が低くなるように不純
物濃度を線型的又は階段状に変化している。Thus, the stagger type TFT is completed. In this stagger type TFT, the impurity-containing silicon film 67 has the highest concentration of impurities in the layer in contact with the source electrode 61 and the drain electrode 62, and the concentration decreases as it approaches the polycrystalline silicon film 68. The concentration changes linearly or stepwise.

【０１８１】したがって、ドレイン領域近傍での電界強
度が低減してオフ電流が抑制され、しかも、ソース電極
６１とドレイン電極６２とのコンタクト抵抗が低減す
る。また、そのような不純物濃度の分布はガスの流量を
調整するだけなので、精度良く、容易に制御できる。Therefore, the electric field strength in the vicinity of the drain region is reduced, the off current is suppressed, and the contact resistance between the source electrode 61 and the drain electrode 62 is reduced. Further, such an impurity concentration distribution can be controlled accurately and easily because it only adjusts the gas flow rate.

【０１８２】（ｎ）本発明のその他の実施例の説明 上記した第４〜第１３の実施例では、結晶シリコン又は
多結晶シリコンに含有させる不純物をリンとして説明し
たが、これに限るものではなく、ｎ型化するためのAsで
あってもよいし、またｐ型化するための硼素、アルミニ
ウム等の元素でもよく、 III族又はＶ族の元素であれば
よい。(N) Description of Other Embodiments of the Present Invention In the above-mentioned fourth to thirteenth embodiments, the impurity contained in crystalline silicon or polycrystalline silicon is described as phosphorus, but it is not limited to this. , As for making it n-type, or elements such as boron and aluminum for making it p-type, and any element of Group III or V may be used.

【０１８３】[0183]

【発明の効果】以上述べたように本発明によれば、ＴＦ
Ｔのソース・ドレイン電極と動作半導体層との接合部分
に、気相成長法により形成した不純物含有半導体層を形
成し、その半導体層の不純物濃度について、ソース・ド
レイン電極に近づくほど高濃度になるようにしている。As described above, according to the present invention, the TF
An impurity-containing semiconductor layer formed by vapor phase epitaxy is formed at the junction between the source / drain electrode of T and the operating semiconductor layer, and the impurity concentration of the semiconductor layer becomes higher as it gets closer to the source / drain electrode. I am trying.

【０１８４】この場合、ソース・ドレイン電極に接続さ
れる不純物含有半導体層は、気相成長法によって成長し
ているので、その不純物濃度を精度よく制御でき、しか
もその調整は容易となる。In this case, since the impurity-containing semiconductor layer connected to the source / drain electrodes is grown by the vapor phase epitaxy method, its impurity concentration can be controlled with high precision and its adjustment becomes easy.

【０１８５】また、ソース・ドレイン電極に接触する部
分の不純物含有半導体層の不純物濃度を高くしているの
で、これによりコンタクト抵抗を低減できる。さらに、
動作半導体層に接続する不純物含有半導体膜を低不純物
濃度としているので、ドレイン近傍の電界強度が小さく
なり、オフ電流を低減できる。Further, since the impurity concentration of the impurity-containing semiconductor layer in the portion in contact with the source / drain electrodes is increased, the contact resistance can be reduced. further,
Since the impurity-containing semiconductor film connected to the operating semiconductor layer has a low impurity concentration, the electric field strength near the drain is reduced, and the off current can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】シリコン薄膜を形成する第１の装置の概念図で
ある。FIG. 1 is a conceptual diagram of a first apparatus for forming a silicon thin film.

【図２】シリコン薄膜の形成工程の第１例を示す断面図
である。FIG. 2 is a cross-sectional view showing a first example of a process for forming a silicon thin film.

【図３】Ｘ線回折法によるシリコン膜の特性図である。FIG. 3 is a characteristic diagram of a silicon film by an X-ray diffraction method.

【図４】シリコン薄膜の形成工程の第２例を示す概念図
である。FIG. 4 is a conceptual diagram showing a second example of a process of forming a silicon thin film.

【図５】シリコン薄膜を形成する第２の装置の概要構成
図である。FIG. 5 is a schematic configuration diagram of a second apparatus for forming a silicon thin film.

【図６】シリコン薄膜の形成工程の第３例を示す断面図
である。FIG. 6 is a cross-sectional view showing a third example of the process of forming a silicon thin film.

【図７】プレーナ型シリコン薄膜トランジスタの第１例
を製造する工程順断面図である。FIG. 7 is a cross-sectional view in order of the steps of manufacturing a first example of a planar silicon thin film transistor.

【図８】第１例のプレーナ型シリコン薄膜トランジスタ
の特性図である。FIG. 8 is a characteristic diagram of the planar silicon thin film transistor of the first example.

【図９】プレーナ型シリコン薄膜トランジスタの第２例
を製造する工程順断面図（その１）である。FIG. 9 is a sectional view (No. 1) in the order of steps of manufacturing a second example of the planar silicon thin film transistor.

【図１０】プレーナ型シリコン薄膜トランジスタの第２
例を製造する工程順断面図（その２）である。FIG. 10: Second planar type silicon thin film transistor
It is a process order sectional view (the 2) of manufacturing an example.

【図１１】プレーナ型シリコン薄膜トランジスタの第３
例を製造する工程順断面図（その１）である。FIG. 11: Third planer type silicon thin film transistor
It is a process order sectional view (the 1) of manufacturing an example.

【図１２】プレーナ型シリコン薄膜トランジスタの第３
実施例を製造する工程順断面図（その２）である。FIG. 12 is a third planer type silicon thin film transistor.
It is a process order sectional view (the 2) of manufacturing an example.

【図１３】第３例のプレーナ型シリコン薄膜トランジス
タの特性図である。FIG. 13 is a characteristic diagram of a planar-type silicon thin film transistor of a third example.

【図１４】プレーナ型シリコン薄膜トランジスタの第４
例を製造する工程順断面図（その１）である。FIG. 14 is a fourth planer silicon thin film transistor.
It is a process order sectional view (the 1) of manufacturing an example.

【図１５】プレーナ型シリコン薄膜トランジスタの第４
例を製造する工程順断面図（その２）である。FIG. 15 is a fourth planer silicon thin film transistor.
It is a process order sectional view (the 2) of manufacturing an example.

【図１６】第４例のプレーナ型シリコン薄膜トランジス
タの特性図である。FIG. 16 is a characteristic diagram of a planar silicon thin film transistor according to a fourth example.

【図１７】逆スタガー型シリコン薄膜トランジスタの第
１例を製造する工程順断面図である。FIG. 17 is a cross-sectional view in order of the steps of manufacturing a first example of an inverted stagger type silicon thin film transistor.

【図１８】逆スタガー型シリコン薄膜トランジスタの第
２例を製造する工程順断面図である。FIG. 18 is a cross-sectional view in order of the steps of manufacturing a second example of the inverted stagger type silicon thin film transistor.

【図１９】逆スタガー型シリコン薄膜トランジスタの第
３例を製造する工程順断面図である。FIG. 19 is a cross-sectional view in order of the steps of manufacturing a third example of the inverted stagger type silicon thin film transistor.

【図２０】第３例の逆スタガー型シリコン薄膜トランジ
スタの特性図である。FIG. 20 is a characteristic diagram of the inverted stagger type silicon thin film transistor of the third example.

【図２１】逆スタガー型シリコン薄膜トランジスタの第
４例を製造する工程順断面図である。FIG. 21 is a cross-sectional view in order of the steps of manufacturing a fourth example of the inverted stagger type silicon thin film transistor.

【図２２】第４例の逆スタガー型シリコン薄膜トランジ
スタの特性図である。FIG. 22 is a characteristic diagram of the inverted stagger type silicon thin film transistor of the fourth example.

【図２３】第１例のスタガー型シリコン薄膜トランジス
タを製造する工程順断面図である。FIG. 23 is a cross-sectional view in order of the steps of manufacturing a staggered silicon thin film transistor of the first example.

【図２４】第２例のスタガー型シリコン薄膜トランジス
タを製造する工程順断面図である。FIG. 24 is a cross-sectional view in order of the steps of manufacturing a stagger type silicon thin film transistor according to a second example.

【符号の説明】[Explanation of symbols]

１ ガラス基板（基体） ２、４、１４、４６ Al₂O₃ 膜（二元系材料膜） ２ａ₁ 〜２ａ_n 単原子層 ３、５、１５、４７ 結晶シリコン膜 ６、１６、２３、３２ SiO₂膜（ゲート絶縁膜） ７、１８、２４、４２、５０ ゲート電極 ８ ソース・ドレイン層 ９、２８、３９ SiO₂膜（層間絶縁膜） １０ 開孔 １１、２２ａ、２６ ソース電極 ３１ｓ、４１ｓ、４４ｓ、４９ｓ、５３ｓ、５５ｓ
ソース電極 １２、２２ｂ、２７ ドレイン電極 ３１ｄ、４１ｄ、４４ｄ、４９ｄ、５３ｄ、５５ｄ
ドレイン電極 １３、３４、４５ SiN膜 １７、５３、５５ モリブデン膜 １９ ソース層、 ２０ ドレイン層 ２１ａ、２１ｂ コンタクトホール ２９、３７、３８、５１、５２、５４ 多結晶シ
リコン膜 ３０ アルミニウム膜 ３５ フォトレジスト ３３ クロム膜 ４３、４８ ｎ⁺ −Ｓｉ膜 ４４、４９ Ｔｉ膜 ６１ ソース電極 ６２ ドレイン電極 ６３ GaP膜（半導体膜） ６４ 結晶シリコン膜 ６５、６９ SiO₂膜 ６６、７０ ゲート電極 ６７、６８ シリコン膜 Ｗ 基体 Ｃ₁ ，Ｃ₂ 反応チャンバ Ｌ ロードロック Ｎ₁ 〜Ｎ₅ ガス導入口 ＯＦ オリフィス弁 Ｐ₁ 、Ｐ₂ 真空排気系 Ｖ₁ 〜Ｖ₅ 弁 Ｃ₁₁〜Ｃ₁₄ 反応室 Ｌ₁₀〜Ｌ₁₄、Ｌ₀ ロードロック ＬＤ ローディング室 Ｖ₁₁〜Ｖ₁₄ 弁 Ｎ₁₁〜Ｎ₁₄ ガス導入口1 a glass substrate (substrate) 2,4,14,46 Al ₂ O ₃ film (binary material film) 2a ₁ to 2A region _n monolayer 3,5,15,47-crystal silicon film 6,16,23,32 SiO ₂ film (gate insulating film) 7, 18, 24, 42, 50 Gate electrode 8 Source / drain layer 9, 28, 39 SiO ₂ film (interlayer insulating film) 10 Opening hole 11, 22a, 26 Source electrode 31s, 41s , 44s, 49s, 53s, 55s
Source electrodes 12, 22b, 27 Drain electrodes 31d, 41d, 44d, 49d, 53d, 55d
Drain electrode 13, 34, 45 SiN film 17, 53, 55 Molybdenum film 19 Source layer, 20 Drain layer 21a, 21b Contact hole 29, 37, 38, 51, 52, 54 Polycrystalline silicon film 30 Aluminum film 35 Photoresist 33 Chromium film 43, 48 n ⁺ -Si film 44, 49 Ti film 61 Source electrode 62 Drain electrode 63 GaP film (semiconductor film) 64 Crystal silicon film 65, 69 SiO ₂ film 66, 70 Gate electrode 67, 68 Silicon film W Substrate C _1, C ₂ reaction chamber L loadlock N ₁ to N ₅ gas inlet OF orifice valve P _1, P ₂ evacuation system V ₁ ~V ₅ valve C ₁₁ -C ₁₄ reaction chamber L ₁₀ ~L _14, L ₀ Load lock LD Loading chamber V _{11 to} V ₁₄ valve N _{11 to} N ₁₄ gas inlet

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】基板（１）の上に半導体膜（３）を形成す
る工程と、 前記半導体膜（３）の上にゲート絶縁膜（２３）を介し
てゲート電極（２４）を形成する工程と、 前記ゲート電極（２４）の両側の前記半導体層（３）に
不純物を導入して不純物導入層（２６，２７）を形成す
る工程と、 気相成長法により、前記不純物導入層（２６，２７）よ
りも高濃度の不純物を含有する不純物含有半導体膜（２
９）を前記不純物導入層（２６，２７）の上に成長する
工程と、 前記不純物含有半導体膜（２６，２７）の上にソース・
ドレイン電極（３１ｓ，３１ｄ）を形成する工程とを有
することを特徴とする薄膜トランジスタの製造方法。1. A step of forming a semiconductor film (3) on a substrate (1), and a step of forming a gate electrode (24) on the semiconductor film (3) via a gate insulating film (23). And a step of introducing an impurity into the semiconductor layer (3) on both sides of the gate electrode (24) to form an impurity introduction layer (26, 27), and the impurity introduction layer (26, 27) by a vapor phase epitaxy method. 27) An impurity-containing semiconductor film (2 containing a higher concentration of impurities)
9) growing the impurity introduction layer (26, 27) on the impurity introduction layer (26, 27);
And a step of forming drain electrodes (31s, 31d). 【請求項２】基板（１）の上に半導体膜（３）を形成す
る工程と、 前記半導体膜（３）の上にゲート絶縁膜（３２）を介し
てゲート電極（３６）を形成するとともに、該ゲート電
極（３６）の上に膜成長阻止用絶縁膜（３４）を形成す
る工程と、 前記膜成長阻止用絶縁膜（３４）から露出した前記半導
体膜（３）の上に、成長開始層よりも成長終了層の不純
物濃度が高い不純物含有半導体膜（３７，３８）を気相
成長法により選択的に成長する工程と、 前記不純物含有半導体膜（３７，３８）の上にソース・
ドレイン電極（４１ｓ，４１ｄ）を接続する工程とを有
することを特徴とする薄膜トランジスタの製造方法。2. A step of forming a semiconductor film (3) on a substrate (1), and a step of forming a gate electrode (36) on the semiconductor film (3) via a gate insulating film (32). A step of forming a film growth blocking insulating film (34) on the gate electrode (36), and a growth start on the semiconductor film (3) exposed from the film growth blocking insulating film (34) A step of selectively growing the impurity-containing semiconductor film (37, 38) having a higher impurity concentration in the growth-finished layer than the layer by a vapor phase epitaxy method;
And a step of connecting the drain electrodes (41s, 41d). 【請求項３】前記膜成長阻止用絶縁膜（３４）は前記ゲ
ート電極（３６）、前記ゲート絶縁膜（３２）から庇状
に突出させていることを特徴とする請求項２記載の薄膜
トランジスタの製造方法。3. The thin film transistor according to claim 2, wherein the film growth preventing insulating film (34) is projected from the gate electrode (36) and the gate insulating film (32) in an eaves shape. Production method. 【請求項４】前記半導体層（３）を成長する前に、前記
基板（１）の上に、二元系材料を構成する各原子を別々
に含む２つの雰囲気に交互に曝す原子層堆積法により絶
縁膜を堆積する工程を含むことを特徴とする請求項１、
２又は３記載の薄膜トランジスタの製造方法。4. Atomic layer deposition method in which, prior to growing the semiconductor layer (3), the substrate (1) is alternately exposed to two atmospheres containing respective atoms constituting a binary material separately. 2. The method according to claim 1, further comprising the step of depositing an insulating film by
2. The method for manufacturing a thin film transistor according to 2 or 3. 【請求項５】基板（１）の上にゲート電極（５０）を形
成する工程と、 前記ゲート電極（１）を覆うゲート絶縁膜（２）を前記
基板（１）の上に成長する工程と、 前記ゲート絶縁膜（２）の上に半導体層（３）を成長す
る工程と、 成長開始層よりも成長終了層の不純物濃度が高い不純物
含有半導体層（５１，５２）を少なくともソース領域及
びドレイン領域の前記半導体層（３）の上に気相成長法
により成長する工程とを有することを特徴とする薄膜ト
ランジスタの製造方法。5. A step of forming a gate electrode (50) on a substrate (1), and a step of growing a gate insulating film (2) covering the gate electrode (1) on the substrate (1). A step of growing a semiconductor layer (3) on the gate insulating film (2), and an impurity-containing semiconductor layer (51, 52) having a growth end layer having a higher impurity concentration than a growth start layer at least a source region and a drain. And a step of growing the semiconductor layer (3) in a region by a vapor phase epitaxy method. 【請求項６】前記ゲート絶縁膜（２）は、二元系材料を
構成する各原子を別々に含む２つの雰囲気に交互に曝す
原子層堆積法により形成されることを特徴とする請求項
１、２又は５記載の薄膜トランジスタの製造方法。6. The gate insulating film (2) is formed by an atomic layer deposition method in which the gate insulating film (2) is alternately exposed to two atmospheres containing the respective atoms constituting the binary material separately. 2. The method for manufacturing a thin film transistor according to 2 or 5. 【請求項７】基板（１）の上にソース電極（６１）及び
ドレイン電極（６２）となる金属膜を形成する工程と、 成長終了層よりも成長開始層の不純物濃度を高くした不
純物含有半導体膜（６７）を気相成長法により少なくと
もソース領域及びドレイン領域に形成する工程と、 前記不純物含有半導体膜（６７）の上にシリコン膜（６
８）を形成する工程とを有することを特徴とする薄膜ト
ランジスタの製造方法。7. A step of forming a metal film to be a source electrode (61) and a drain electrode (62) on a substrate (1), and an impurity-containing semiconductor in which a growth start layer has a higher impurity concentration than a growth end layer. Forming a film (67) on at least the source region and the drain region by a vapor phase epitaxy method, and forming a silicon film (6) on the impurity-containing semiconductor film (67).
8) The manufacturing method of the thin-film transistor which has the process of forming. 【請求項８】前記不純物含有半導体膜（５１，５２，６
７）内の不純物は、気相成長の際の不純物元素含有ガス
の流量を変えることにより線型的又は階段状に変化して
いることを特徴とする請求項１、２、５又は７記載の薄
膜トランジスタの製造方法。8. The impurity-containing semiconductor film (51, 52, 6)
8. The thin film transistor according to claim 1, wherein the impurities in 7) are changed linearly or stepwise by changing the flow rate of the impurity element-containing gas during vapor phase growth. Manufacturing method. 【請求項９】前記不純物含有半導体層（５１，５２，６
７）のうち、前記ソース電極、ドレイン電極に接触する
層のキャリア濃度は５×１０¹⁷／cm³ 以上であり、前記
動作半導体層に接触する層のキャリア濃度は１×１０¹⁷
／cm³ 以下であることを特徴とする請求項１、２、５、
７又は８記載の薄膜トランジスタの製造方法。9. The impurity-containing semiconductor layer (51, 52, 6)
In 7), the carrier concentration of the layer contacting the source electrode and the drain electrode is 5 × 10 ¹⁷ / cm ³ or more, and the carrier concentration of the layer contacting the operating semiconductor layer is 1 × 10 ¹⁷
/ Cm ³ or less, claim 1, 2, 5,
7. The method for manufacturing a thin film transistor according to 7 or 8.