JPS6142998A - 高密度多層配線基板の製造方法 - Google Patents
高密度多層配線基板の製造方法Info
- Publication number
- JPS6142998A JPS6142998A JP16528284A JP16528284A JPS6142998A JP S6142998 A JPS6142998 A JP S6142998A JP 16528284 A JP16528284 A JP 16528284A JP 16528284 A JP16528284 A JP 16528284A JP S6142998 A JPS6142998 A JP S6142998A
- Authority
- JP
- Japan
- Prior art keywords
- signal wiring
- repair
- wiring
- wiring layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はLSIパッケージ用高密度多層配線基板の製造
方法に関する。
方法に関する。
従来この種の高密度多層配線基板に関してはいくつかの
ものが知られている。代表的なものの一つとして米国特
許4245273 に示されているものがある。第1
図はこの特許公報に示され友多層配線基板の断面構造で
ある。このような基板は。
ものが知られている。代表的なものの一つとして米国特
許4245273 に示されているものがある。第1
図はこの特許公報に示され友多層配線基板の断面構造で
ある。このような基板は。
いわゆるグリーンシート法で形成されるものである。ま
ず、信号配線層、電源層、および表面接続層がグリーン
シートに印刷法でパターン化された後、各グリーンシー
トが積層され、一括焼成で多層基板が形成される。信号
配線層の不良はグリーンシートに印刷した時点もしくは
、多層基板として完成した時点のどちらかで可能である
。グリーンシート印刷時のチェックは、焼成前で電気的
導通がなく、電気的チェックができないという問題があ
る。多層基板完成時は電気的チェックは可能であるが、
不良修理は基板内層では、できないため、基板外部でお
こなう必要がある。1980年発行C) IEEE (
D CHMT−3、C) 「IBMMult ichi
pMultilayer Ceramic modu
les forLSI C1−IIPSJ では、
この種の基板の修理は表面接続層のパッドに布線するこ
とにエフ行なコと述べられている。このような方法は、
接続の信頼性が悪いこと、修理本数が多くなると、布線
工数が莫大になること、お;び布線のための領域が基板
表面に必要であυ、それだけ素子搭載の面積が減少する
ことなどの問題がある。このように、信号配線層がグリ
ーンシート法で形成されている構造の基板は、その製造
法上から、修理配線層を内層に含むことがでさず、上述
のような問題点かあ゛ る。
ず、信号配線層、電源層、および表面接続層がグリーン
シートに印刷法でパターン化された後、各グリーンシー
トが積層され、一括焼成で多層基板が形成される。信号
配線層の不良はグリーンシートに印刷した時点もしくは
、多層基板として完成した時点のどちらかで可能である
。グリーンシート印刷時のチェックは、焼成前で電気的
導通がなく、電気的チェックができないという問題があ
る。多層基板完成時は電気的チェックは可能であるが、
不良修理は基板内層では、できないため、基板外部でお
こなう必要がある。1980年発行C) IEEE (
D CHMT−3、C) 「IBMMult ichi
pMultilayer Ceramic modu
les forLSI C1−IIPSJ では、
この種の基板の修理は表面接続層のパッドに布線するこ
とにエフ行なコと述べられている。このような方法は、
接続の信頼性が悪いこと、修理本数が多くなると、布線
工数が莫大になること、お;び布線のための領域が基板
表面に必要であυ、それだけ素子搭載の面積が減少する
ことなどの問題がある。このように、信号配線層がグリ
ーンシート法で形成されている構造の基板は、その製造
法上から、修理配線層を内層に含むことがでさず、上述
のような問題点かあ゛ る。
ま几従米技術の他の例とじて、198285月のIBM
、J、凡ES、DEVELOP−(VoLz、。N03
〕の「The Thin−Fikm Module
as a High−Performance
Sem1conductor Pack−ageJ
がある。これは、電源層等全内蔵するビン立てセラミ
ック基板上に、ポリイミド杷縁膜を有した信号配線層が
形成されているものである。第2図は同論文に示された
多層基板の断面図である。
、J、凡ES、DEVELOP−(VoLz、。N03
〕の「The Thin−Fikm Module
as a High−Performance
Sem1conductor Pack−ageJ
がある。これは、電源層等全内蔵するビン立てセラミ
ック基板上に、ポリイミド杷縁膜を有した信号配線層が
形成されているものである。第2図は同論文に示された
多層基板の断面図である。
同図に示されるよりに、ここでも修理配線層の構造は示
されていない。論文中では各信号配線層毎に不良チェッ
クと不良修理をおこなう必要性が述べられている。しか
しこのよりな各層毎のチェックと修理は、チェック方法
、修理方法がむずかしいこと、工数がかかること、およ
び各層間の不良が検出しにくいことなどの問題がある。
されていない。論文中では各信号配線層毎に不良チェッ
クと不良修理をおこなう必要性が述べられている。しか
しこのよりな各層毎のチェックと修理は、チェック方法
、修理方法がむずかしいこと、工数がかかること、およ
び各層間の不良が検出しにくいことなどの問題がある。
以上の従来技術の問題点t−まとめると以下のようにな
る。
る。
この種の多層配線基板における配線の不良の修理は各配
線層でおこなわれるか、もしくは、多層配線基板外でお
こなわれてきている。前者の各配線層での修理の方法の
問題点は次の通りである。
線層でおこなわれるか、もしくは、多層配線基板外でお
こなわれてきている。前者の各配線層での修理の方法の
問題点は次の通りである。
断線の場合には111Yfi繰部より少し長い導体リボ
ンもしくは導体ワイヤ全準備し、断線部を結ぶよりに導
体リボン、もしくは導体ワイヤを溶接および熱圧着など
で接続させる。 ゛ このリボン、ワイヤの材料とじてに、金もしくは、金メ
ッキ品が一般的である。このような方法では、パターン
線幅が小さくなり、パターン密度が高くなると、修理が
困ガtになる。30μm(ミクロン)線幅以下の金リボ
ンや金ワイヤを作ることは強度的にむずかしい。また接
続する場所に、金リボンや金ワイヤを正確に位置決めす
ることもむずかしくなる。熱圧着や溶接もパターン寸法
が小さくなると不可能に近くなってくる。短絡の場合に
は短絡箇所をダイヤモンド針等を用いて機械的に、とフ
のぞくかレーザーを用いてとりのぞくかである。これら
の方法では、パターン密度が高くなると、ダイヤモンド
針やレーザー光径の寸法や。
ンもしくは導体ワイヤ全準備し、断線部を結ぶよりに導
体リボン、もしくは導体ワイヤを溶接および熱圧着など
で接続させる。 ゛ このリボン、ワイヤの材料とじてに、金もしくは、金メ
ッキ品が一般的である。このような方法では、パターン
線幅が小さくなり、パターン密度が高くなると、修理が
困ガtになる。30μm(ミクロン)線幅以下の金リボ
ンや金ワイヤを作ることは強度的にむずかしい。また接
続する場所に、金リボンや金ワイヤを正確に位置決めす
ることもむずかしくなる。熱圧着や溶接もパターン寸法
が小さくなると不可能に近くなってくる。短絡の場合に
は短絡箇所をダイヤモンド針等を用いて機械的に、とフ
のぞくかレーザーを用いてとりのぞくかである。これら
の方法では、パターン密度が高くなると、ダイヤモンド
針やレーザー光径の寸法や。
位置粘度に限界があるため、断線同様修理が困難になる
。
。
さらに、各配線層毎に修理するためにμ、各配線層毎に
、不良箇所の有無金チェックしなければならず、fエプ
クの労力が非常に多くなる。また各配線層単独で線信号
配線として完結しておらず切°れぎれのパターン線の心
つよりでるる。したがって、不良検出としては、幾何学
的なパターン認識法しか適用できないといつ問題もある
。これは現在のコンピュータの不得手とするものであり
。
、不良箇所の有無金チェックしなければならず、fエプ
クの労力が非常に多くなる。また各配線層単独で線信号
配線として完結しておらず切°れぎれのパターン線の心
つよりでるる。したがって、不良検出としては、幾何学
的なパターン認識法しか適用できないといつ問題もある
。これは現在のコンピュータの不得手とするものであり
。
電気的に断線および短絡を検出する方法と比べ。
速度や検出力において、格段に劣っている。
後者の多層配線基板外での修理の問題点は次の通りであ
る。第1に、多層配線基板の表面もしくは裏側に、修理
のための配線全接続する端子金準備する必要があフ、構
造的に大きな制約となる。
る。第1に、多層配線基板の表面もしくは裏側に、修理
のための配線全接続する端子金準備する必要があフ、構
造的に大きな制約となる。
第2に、修理配線が機械的に、基板表面(もしくは基板
裏側〕に、接続される几め、接続の信頼性が低いことが
あげられる。第3VC,all−板外で修理配線を収容
できる空間はそれほど大きくなく、修理本数に制限があ
ることが考えられる。
裏側〕に、接続される几め、接続の信頼性が低いことが
あげられる。第3VC,all−板外で修理配線を収容
できる空間はそれほど大きくなく、修理本数に制限があ
ることが考えられる。
本発明の目的は、上述の欠点全解決し、高密度微細な配
線を有する多層配線基板の正規信号配線層部の配線不良
全修理信号配線1層を用いて再配線することに、Cフ、
多層配線基板の製造歩留りを向上させるようにした高密
度多層配線基板の製造方法全提供することにある。
線を有する多層配線基板の正規信号配線層部の配線不良
全修理信号配線1層を用いて再配線することに、Cフ、
多層配線基板の製造歩留りを向上させるようにした高密
度多層配線基板の製造方法全提供することにある。
本発明の他の目的は、配線不良の修理を、その多層配線
基板の正規配線層形成プロセスと同等の方法でおこなう
ことによフ、修理部分の信頼性を高めるようにした高密
度多層配線基板の製造方法全提供することにある。
基板の正規配線層形成プロセスと同等の方法でおこなう
ことによフ、修理部分の信頼性を高めるようにした高密
度多層配線基板の製造方法全提供することにある。
本発明の他の目的は、正規配線層の形成が完了した時点
で一括して、配線不良のチェックをおこなうことに工〃
、チェックの方法を簡単にしくチェック)のための労力
を削減させるようにした高密度多層配線基板の製造方法
全提供することにある。
で一括して、配線不良のチェックをおこなうことに工〃
、チェックの方法を簡単にしくチェック)のための労力
を削減させるようにした高密度多層配線基板の製造方法
全提供することにある。
本発明の多層配線基板の製造方@は。
多層信号配線層全形成する第1の工程と。
この多層信号配線層を検査し、不良信号配線を検出する
第2の工程と。
第2の工程と。
不良信号配線の本来の機能と同等な機能を有する修理信
号配線層を形成するfa3の工程と、この修理信号配線
層上に、絶縁層と導体WIt交互に積層する第4の工程
と金含むこと全特徴とする。
号配線層を形成するfa3の工程と、この修理信号配線
層上に、絶縁層と導体WIt交互に積層する第4の工程
と金含むこと全特徴とする。
本発明の多層配線基板の第2の製造方法は、修理信号配
線層を形成する第3の工程において、直接描画露光装置
を使用することを特徴とするものである。
線層を形成する第3の工程において、直接描画露光装置
を使用することを特徴とするものである。
次に本発明について図面を参照して詳細に説明する。
まず1本発明の第1の実施例t−第1A図−第1D図を
参照して詳細に説明する。第1図(5)に示す第1A図
を参照すると、基板1上に導体層と絶縁層とが交互に積
層されて、多層配線信号層が形成される。導体Wi2の
形成方法としては、全面に金属膜を形成したのち、7−
オトレジストを用いて。
参照して詳細に説明する。第1図(5)に示す第1A図
を参照すると、基板1上に導体層と絶縁層とが交互に積
層されて、多層配線信号層が形成される。導体Wi2の
形成方法としては、全面に金属膜を形成したのち、7−
オトレジストを用いて。
所望する部分のみを残し、他を工、チングで除去するサ
ブトラクティブ法や、同様に7オトレジストを用いて所
望する部分のみに金属膜を付加するアディティブ法など
が(代表的なものである)本実施例では前者の方法金剛
いているが、後者の方法等金用いてももちろんかまわな
い。絶縁層3としても5iOzや5ixNY、ポリイミ
ドなどの高分子樹脂膜、アルミナやガラス粒子の焼結膜
などのうち少なくとも1つが採用され1種々の形成方法
が可能である。本実施例ではポリイミドat用いている
。
ブトラクティブ法や、同様に7オトレジストを用いて所
望する部分のみに金属膜を付加するアディティブ法など
が(代表的なものである)本実施例では前者の方法金剛
いているが、後者の方法等金用いてももちろんかまわな
い。絶縁層3としても5iOzや5ixNY、ポリイミ
ドなどの高分子樹脂膜、アルミナやガラス粒子の焼結膜
などのうち少なくとも1つが採用され1種々の形成方法
が可能である。本実施例ではポリイミドat用いている
。
次に、第1B図を参照すると、多層配線信号層内の信号
配線の検査がおこなわれる。本実施例ではグローブ4全
信号配線端子に順次接触させ対向電極6と、信号配線と
の間の電気容量を容量計5で測定する方法が用いられる
。この方法は検査プローブが1本ですむという特長奪有
している。電気容量が信号線長に比例すれば信号配線の
断線。
配線の検査がおこなわれる。本実施例ではグローブ4全
信号配線端子に順次接触させ対向電極6と、信号配線と
の間の電気容量を容量計5で測定する方法が用いられる
。この方法は検査プローブが1本ですむという特長奪有
している。電気容量が信号線長に比例すれば信号配線の
断線。
短絡が電気容量全測定することで検出できる。対向電極
の形状、材質を工夫することによシ、この比例関係は良
い近似で得られる。第1B図では一例として、断線箇所
7がある場合が示されている。
の形状、材質を工夫することによシ、この比例関係は良
い近似で得られる。第1B図では一例として、断線箇所
7がある場合が示されている。
次に第1C図を参照すると、不良信号配線と同じ接続機
能を有する修理信号配線層8とが前記多層信号配線層上
に形成される。この形成は例えば、次のような方法でお
こなわれる。前記多層信号配線層上に金属膜が全面に形
成される0次に7オトレジストがコーティングされる。
能を有する修理信号配線層8とが前記多層信号配線層上
に形成される。この形成は例えば、次のような方法でお
こなわれる。前記多層信号配線層上に金属膜が全面に形
成される0次に7オトレジストがコーティングされる。
次に、前工程での検査結果にもとづき不良信号配線に対
応する修理配線パターンが直接描画露光装置で露光され
る。
応する修理配線パターンが直接描画露光装置で露光され
る。
こうして選択的に7オトレジストが露光重合される6次
に現像工程で不要なフォトレジストが除去され1次に露
出した金属膜が工、チングされる。
に現像工程で不要なフォトレジストが除去され1次に露
出した金属膜が工、チングされる。
残ったフォトレジストの下の金属膜は工、チングされな
い。最後に、フォトレジストが剥離され、金属膜による
修理信号配線層が形成される。また必要なら、不良配線
の端子が切断され、修理信号配線に不良配線部が接続し
ないようにする。第1C図にはこの切断箇所9の一例が
示されている。
い。最後に、フォトレジストが剥離され、金属膜による
修理信号配線層が形成される。また必要なら、不良配線
の端子が切断され、修理信号配線に不良配線部が接続し
ないようにする。第1C図にはこの切断箇所9の一例が
示されている。
次に第1D図を参照すると、前記修理信号配線層上に絶
縁層および導体層が形成される。この実施例ではこの導
体層はLSIチップの搭載用バッドである。同図金みれ
ば不良配線が修理信号配線で同等の接続パターンが得ら
れ、機能的に救われていることがわかる。
縁層および導体層が形成される。この実施例ではこの導
体層はLSIチップの搭載用バッドである。同図金みれ
ば不良配線が修理信号配線で同等の接続パターンが得ら
れ、機能的に救われていることがわかる。
次に本発明の第2の実施例全第4A図および第4B図金
用いて詳細に説明する。第4A図は不良がない場合、第
4B図は短絡不良がある場合の構造を下す図である。こ
の2つ全比較することによυ、修理配線層の機能がLり
明確になる。第4A図および第4B図に2いて、多層セ
ラミック基板42の表面に多層信号配線層43が形成さ
れる。
用いて詳細に説明する。第4A図は不良がない場合、第
4B図は短絡不良がある場合の構造を下す図である。こ
の2つ全比較することによυ、修理配線層の機能がLり
明確になる。第4A図および第4B図に2いて、多層セ
ラミック基板42の表面に多層信号配線層43が形成さ
れる。
多層信号配線層43は、導体層43Aと絶縁層43Bと
全交互に積層することによシ得られる。次に。
全交互に積層することによシ得られる。次に。
電気的テストによフ多層信号配線層の不良がチェックさ
れる。
れる。
第4A図金参照すると、信号配線層に不良がない場合に
は、信号配線導体43Aは、修理配線等体44A′t−
経由して表面接続層45もしくは信号端子ピン41Aに
接続される。この場合の修理配線層は信号配線の単なる
通フ道にすぎず積極的な役割は、はたしていない。
は、信号配線導体43Aは、修理配線等体44A′t−
経由して表面接続層45もしくは信号端子ピン41Aに
接続される。この場合の修理配線層は信号配線の単なる
通フ道にすぎず積極的な役割は、はたしていない。
第4B図全参照すると、信号配線層に不良がある場合に
は、この例では47の部分で2つの信号線がショートし
ている。この時、修理配線導体44Aに44A1.44
A2.44A3.および44A4の4カ所で切断される
。そして、再配線修略パターン44A5゜および44A
7によフ、本来の表面接続端子45と、信号端子ピン4
1Aが接続される。このように多層信号配線パターンの
どのような箇所に不良があっても修理配線層を利用する
ことによυ、再配線修理パターンが形成されうる。信号
配線層43の検査結果によシ、信理配線パターンが異な
ってくることはもちろんである。したがって、修理信号
配線の形成においては1種々の異なる配線パターンが早
く、安く得られることが好ましい。通常のパターン形成
はガラスマスクによるフォトリソグラフィー技術を利用
している。しかし、このような修理配線パターンの形成
で、その都度ガラスマスクを形成することは時間もかか
るし、コストも高くなる。本実施例では、修理信号配線
の形成のレジスト露光工程では直接描画露光装置を用い
てこの問題全解決している。すなわ、ち、修理信号配線
層の形成において、信号配線層43の検査結果により得
られた不良情報にもとづき、必要な修理配線パターンの
みが直接、基板上に描画露光される。第4B図では44
A5,44A6のパターンが直接描画露光装置で露光さ
れるわけである。こうして得られたレジストパターンが
、エツチングやメ、キ工程にエフ、導体パターンにおき
かわり修理信号配線が得られる。
は、この例では47の部分で2つの信号線がショートし
ている。この時、修理配線導体44Aに44A1.44
A2.44A3.および44A4の4カ所で切断される
。そして、再配線修略パターン44A5゜および44A
7によフ、本来の表面接続端子45と、信号端子ピン4
1Aが接続される。このように多層信号配線パターンの
どのような箇所に不良があっても修理配線層を利用する
ことによυ、再配線修理パターンが形成されうる。信号
配線層43の検査結果によシ、信理配線パターンが異な
ってくることはもちろんである。したがって、修理信号
配線の形成においては1種々の異なる配線パターンが早
く、安く得られることが好ましい。通常のパターン形成
はガラスマスクによるフォトリソグラフィー技術を利用
している。しかし、このような修理配線パターンの形成
で、その都度ガラスマスクを形成することは時間もかか
るし、コストも高くなる。本実施例では、修理信号配線
の形成のレジスト露光工程では直接描画露光装置を用い
てこの問題全解決している。すなわ、ち、修理信号配線
層の形成において、信号配線層43の検査結果により得
られた不良情報にもとづき、必要な修理配線パターンの
みが直接、基板上に描画露光される。第4B図では44
A5,44A6のパターンが直接描画露光装置で露光さ
れるわけである。こうして得られたレジストパターンが
、エツチングやメ、キ工程にエフ、導体パターンにおき
かわり修理信号配線が得られる。
本実施例で説明したように、信号配線層の上に修理配線
rFIを形成することにより1次のような効果がある。
rFIを形成することにより1次のような効果がある。
第1に、信号配線層の不良チェ、りが。
各信号線毎では、必要でなく信号配線層として完成した
時点でおこなえる。この段階では配線はすでに、信号配
線として完成しており、電気的なチェ、りが容易である
。第2に不良の修理、具体的には、配線パターンの切断
や、再配線パターンの形成が修理配線層のみでおこなえ
るため修理が容易である。第3に、修理配線層が内層に
形成されているため、従来の基板外部での布線修理と比
べ格段に信頼性が高い。
時点でおこなえる。この段階では配線はすでに、信号配
線として完成しており、電気的なチェ、りが容易である
。第2に不良の修理、具体的には、配線パターンの切断
や、再配線パターンの形成が修理配線層のみでおこなえ
るため修理が容易である。第3に、修理配線層が内層に
形成されているため、従来の基板外部での布線修理と比
べ格段に信頼性が高い。
本発明は1以上説明した工うに、修理配線層が内層に形
成されている構造金とることによυ、信号配線部の不良
のチェック、修正が容易におこなえるとともに、修理部
分の信頼性が高いという効果がある。
成されている構造金とることによυ、信号配線部の不良
のチェック、修正が容易におこなえるとともに、修理部
分の信頼性が高いという効果がある。
第1図は本発明の一実施例を示す図、第2図および第3
図は従来技術を説明するための図、第4図は本発明の他
の実施例を示す図である。 1・・・・・・基板、2・・・・・・導体層、3・・・
・・・絶縁層、4・・・・・・グローブ、5・・・・・
・容量計、6・・・・・・対向電極、7・・・・・・断
綴箇所、8・・・・・・修理信号配線層、9・・・・・
・切断箇所、21・・・・・・ピン、22・・・・・・
多層セラミック基板、22A・・・・・・スルーホール
、25・・・・・・表面接続層、26・・・・・・能動
素子、31A・・・・・・信号端子ピン、31B・・・
・・・電源端子ビン、32A・・・・・スルーホール、
32B・・・・・・電源層、32・・・・・・多層セラ
ミック基板、33・・・・・・多層信号配線層、35・
・・・・・表面接続層、36・・・・・・能動素子、4
1A’・・・・・・信号端子ピン、42・・・・・・多
層セラミ、り基板、42A・・・・・・スルーホール、
43・・・・・・多層信号配線層。 43A・・・・・・導体層、43B・・・・・・絶縁層
、44・・・・・・修理配線層、44A・・・・・・導
体層、44B・・・・・・絶縁層、44A1,44A2
,44A3,44A4・・・・・・切断部分。 44A5,44A6・・・・・・再配線修理パターン、
45・・・・・・表面接続層。 第2区 ?S
図は従来技術を説明するための図、第4図は本発明の他
の実施例を示す図である。 1・・・・・・基板、2・・・・・・導体層、3・・・
・・・絶縁層、4・・・・・・グローブ、5・・・・・
・容量計、6・・・・・・対向電極、7・・・・・・断
綴箇所、8・・・・・・修理信号配線層、9・・・・・
・切断箇所、21・・・・・・ピン、22・・・・・・
多層セラミック基板、22A・・・・・・スルーホール
、25・・・・・・表面接続層、26・・・・・・能動
素子、31A・・・・・・信号端子ピン、31B・・・
・・・電源端子ビン、32A・・・・・スルーホール、
32B・・・・・・電源層、32・・・・・・多層セラ
ミック基板、33・・・・・・多層信号配線層、35・
・・・・・表面接続層、36・・・・・・能動素子、4
1A’・・・・・・信号端子ピン、42・・・・・・多
層セラミ、り基板、42A・・・・・・スルーホール、
43・・・・・・多層信号配線層。 43A・・・・・・導体層、43B・・・・・・絶縁層
、44・・・・・・修理配線層、44A・・・・・・導
体層、44B・・・・・・絶縁層、44A1,44A2
,44A3,44A4・・・・・・切断部分。 44A5,44A6・・・・・・再配線修理パターン、
45・・・・・・表面接続層。 第2区 ?S
Claims (2)
- (1)複数の信号配線層を有する多層配線基板の製造方
法において、 導体層と、絶縁層を所望の層数だけ交互に積層し、多層
信号配線層を形成する第1の工程と、前記多層信号配線
層を検査し、不良信号配線を検出する第2の工程と、 前記多層信号配線層上に前記不良信号配線の本来の信号
配線と同機能を有する修理信号配線層を形成する第3の
工程と、 前記修理信号配線層上に絶縁層と導体層を所望の層数だ
け交互に積層する第4の工程とを含むことを特徴とする
高密度多層配線基板の製造方法。 - (2)前記第3の工程において、前記修理信号配線層を
形成する際に直接描画露光装置を使用することを特徴と
する、特許請求範囲第1項記載の高密度多層配線基板の
製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16528284A JPS6142998A (ja) | 1984-08-07 | 1984-08-07 | 高密度多層配線基板の製造方法 |
US06/753,481 US4665468A (en) | 1984-07-10 | 1985-07-10 | Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same |
FR8510574A FR2567684B1 (fr) | 1984-07-10 | 1985-07-10 | Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication |
US06/935,499 US4736521A (en) | 1984-07-10 | 1987-02-03 | Process for manufacturing a ceramic multi-layer substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16528284A JPS6142998A (ja) | 1984-08-07 | 1984-08-07 | 高密度多層配線基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6142998A true JPS6142998A (ja) | 1986-03-01 |
Family
ID=15809365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16528284A Pending JPS6142998A (ja) | 1984-07-10 | 1984-08-07 | 高密度多層配線基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6142998A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02265350A (ja) * | 1989-04-05 | 1990-10-30 | Sharp Corp | 情報交信システムにおける端末側網制御装置 |
JP2011065585A (ja) * | 2009-09-18 | 2011-03-31 | Fujitsu Toshiba Mobile Communications Ltd | 携帯型電子機器 |
-
1984
- 1984-08-07 JP JP16528284A patent/JPS6142998A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02265350A (ja) * | 1989-04-05 | 1990-10-30 | Sharp Corp | 情報交信システムにおける端末側網制御装置 |
JP2011065585A (ja) * | 2009-09-18 | 2011-03-31 | Fujitsu Toshiba Mobile Communications Ltd | 携帯型電子機器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5969533A (en) | Probe card and LSI test method using probe card | |
US7573281B2 (en) | Probe for inspecting one or more semiconductor chips | |
JPH11191577A (ja) | テープキャリア、半導体アッセンブリ及び半導体装置並びにこれらの製造方法並びに電子機器 | |
KR20080041999A (ko) | 기판, 이를 이용한 반도체 장치, 반도체 장치의 검사방법및 반도체 장치의 제조방법 | |
JP2720688B2 (ja) | 回路基板の検査方法 | |
JPS6142998A (ja) | 高密度多層配線基板の製造方法 | |
US11209460B2 (en) | Electrical connection device with a short-circuit wiring pattern that reduces connection wirings | |
US20060091535A1 (en) | Fine pitch bonding pad layout and method of manufacturing same | |
JP2661540B2 (ja) | 半導体チップ、tabテープ及びインナーリードボンダー並びに半導体装置の製造方法 | |
JP2001127256A (ja) | 半導体装置 | |
US6972583B2 (en) | Method for testing electrical characteristics of bumps | |
JPH06232335A (ja) | 複合多チップモジュール | |
JPH09159694A (ja) | Lsiテストプローブ装置 | |
CN1278592C (zh) | 阻抗测量结构 | |
JP2652705B2 (ja) | 配線用突部の高さ検査方法 | |
JP3447496B2 (ja) | 半導体搭載用配線板 | |
JP4544236B2 (ja) | Tabテープ | |
JP2002100845A (ja) | ブラインドビアホール位置ずれ検査用回路パターン | |
JP4131137B2 (ja) | インターポーザ基板の導通検査方法 | |
JPH08255976A (ja) | 多層配線基板 | |
JPS63501996A (ja) | 多層印刷回路ボ−ド | |
CN112970335A (zh) | 用于检查多层印刷电路的金属化的质量的方法和电路 | |
JP2002134853A (ja) | プリント板及びそのストレス履歴判別方法 | |
JP2814722B2 (ja) | プリント配線基板 | |
JPS59198796A (ja) | 高密度多層配線基板 |