JPS614237A - Semiconductor integrated circuit - Google Patents
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- JPS614237A JPS614237A JP59124682A JP12468284A JPS614237A JP S614237 A JPS614237 A JP S614237A JP 59124682 A JP59124682 A JP 59124682A JP 12468284 A JP12468284 A JP 12468284A JP S614237 A JPS614237 A JP S614237A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体集積回路、特にディジタル半導体集積
回路に係り、機能テストおよび出力ＤＣテストに要する
時間の短縮を計るようにした改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to semiconductor integrated circuits, particularly digital semiconductor integrated circuits, and relates to improvements for reducing the time required for functional tests and output DC tests.
［発明の技術的背景とその問題点］
ディジタル半導体集積回路の良否判定を行なうためのテ
ストとしては、浦費電流テスト、入力ＤＣテスト、出力
ＤＣテスト、機能テスト、ＡＣテスト等がある。このう
ち出力ＤＣテストとは、信号出力端子に内部信号を供給
する出力バッファの電圧、電流特性をテストするもので
あり、また顕能テストとは内部回路の論理ａ能をテスト
するものである。ディジタル半導体集積回路での出力Ｄ
Ｃテストは、出力信号が１」レベルとトルベルの２つの
状態で行われている。[Technical Background of the Invention and Problems Therewith] Tests for determining the quality of digital semiconductor integrated circuits include Urakashi current test, input DC test, output DC test, function test, and AC test. Among these, the output DC test tests the voltage and current characteristics of the output buffer that supplies internal signals to the signal output terminal, and the overt test tests the logic a capability of the internal circuit. Output D in digital semiconductor integrated circuit
The C test is conducted with the output signal in two states: 1'' level and torque level.
−従来、ＤＣテストの容易化設計がなされていない半導
体集積回路（以下ＩＣと略称する）では、は能テストの
途中の、出力信号が）」レベルま／ｊはトルベルに設定
されているときに、この機能テストを一時中断してＤＣ
テストを行なうようにしている。閤能テスト時に信号出
力端子はランダムにトルベルあるいはトルベルに設定さ
れているので、ＤＣテストを行なうため機能テストの実
行が途中で何度も停止されて満足な機能テストが行なえ
なくなってしまう。これに対処するため、さらに従来で
は出力ＤＣテスト専用のテストパターンを準備してテス
トを行なうようにしている。ところが、この場合にはよ
り多くのテスト時間が必要になるという不都合が生じる
。すなわち、この場合のデス１〜時間はＤＣテスト用の
テストシーケンス時間ｔ １ 、 Ｄ、Ｃテスト時間２
ｎ・ｔ２ （ｔ２は１つの出力端子のトルベルまたはト
ルベルでのＤＣＣススへに必要とする時間であり、ｎは
出力端子の総数である）、および機能テスト時間ｔ３を
合せた時間になる。- Conventionally, in semiconductor integrated circuits (hereinafter referred to as ICs) that have not been designed to facilitate DC testing, the output signal during the performance test is , temporarily suspend this functional test and
I'm trying to do a test. Since the signal output terminal is randomly set to torque or torque during the function test, the execution of the function test is stopped many times during the DC test, making it impossible to perform a satisfactory function test. In order to cope with this, conventionally, a test pattern dedicated to the output DC test is prepared and the test is performed. However, in this case, a disadvantage arises in that more testing time is required. That is, the time from D1 to D in this case is the test sequence time t 1 for the DC test, D, C test time 2
The time is the sum of n·t2 (t2 is the time required for the torque of one output terminal or DCC soot at the torque, n is the total number of output terminals), and the function test time t3.
このため、従来ではＤＣテストの容易化設計を施してテ
スト時間の短縮化を計るようにしている。For this reason, in the past, designs have been made to facilitate DC testing in order to shorten the testing time.
第４図はこのＤＣテストの容易化設計が施こされた従来
のＴＣの、出力回路部のみの構成を示す回路図である。FIG. 4 is a circuit diagram showing the configuration of only the output circuit section of a conventional TC designed to facilitate the DC test.
図において１１１ないし１１ｎは信号出力端子である。In the figure, 111 to 11n are signal output terminals.
これら各信号出力端子１１１ないし１１．には出力バッ
ファとして６インバータ１２１ないし１２ｎの出力信号
が導かれている。上記インバータ１２１ないし１２ｎに
は、選択回路１３五ないし１３ｎのうち対応する回−路
で選択された信号が供給される。上記選択回路１３工な
いし１３．には内部のシステム出力信号１ないしｎそれ
ぞれとＤＣ制御信号とが供給されており、ＤＣテスト信
号の論理レベルに応じてシステム出力信号もしくはＤＣ
制御信号を対応するインバータ１２に選択出力する。Each of these signal output terminals 111 to 11. The output signals of six inverters 121 to 12n are guided as output buffers. The inverters 121 to 12n are supplied with a signal selected by a corresponding one of the selection circuits 135 to 13n. The above selection circuit 13-13. are supplied with each of the internal system output signals 1 to n and a DC control signal, and depending on the logic level of the DC test signal, the system output signal or the DC control signal is supplied.
The control signal is selectively output to the corresponding inverter 12.
上記各選択回路１３は１つの選択回路１３１で例示する
ように、それぞれアンドグー１へ１５と２個のノアグー
Ｉ・１６．１７とで構成されているわ第５図は上記第４
図回路の動作を示すタイミングチャートである。上記第
４図回路はＤＣテスト信号の論理レベルに応じて、シス
テム出力信号とＤＣＩＩＪ御信号とを切替えて各インバ
ータ１２に供給し、これを各出力端子１１から出力させ
ることによって、機能テス１〜と各インバータ１２のＤ
Ｃテストを行なうようにしたものである。As exemplified by one selection circuit 131, each of the selection circuits 13 is composed of an AND GO 1 15 and two NO GO I 16.17.
3 is a timing chart showing the operation of the circuit shown in FIG. The circuit shown in FIG. 4 switches the system output signal and the DCIIJ control signal according to the logic level of the DC test signal, supplies them to each inverter 12, and outputs them from each output terminal 11, thereby performing functional tests 1 to 1. and D of each inverter 12
It is designed to perform a C test.
すなわち、このＩＣでは、先ずＤＣテスト信号をトルベ
ルにすることにより、出力ＤＣテストモードとなる。Ｄ
Ｃテスト信号がトルベルになると、各選択回路１３では
アンドゲート１５が禁止状態になり、ノアゲート１６が
動作可能にされる。これにより各選択回路１３はＤＣ制
御信号の選択を行なう。That is, this IC enters the output DC test mode by first setting the DC test signal to the torque level. D
When the C test signal becomes a trubel, the AND gate 15 is disabled in each selection circuit 13, and the NOR gate 16 is enabled. As a result, each selection circuit 13 selects a DC control signal.
次にこの状態で、各選択回路１３にＤＣテストに必要な
だけの時間を持つパルス状のＤＣ制御信号を供給する。Next, in this state, a pulsed DC control signal having a time necessary for the DC test is supplied to each selection circuit 13.
するどこのＤ ＣＭ ａｌｌ信号に従い、各出力端子１
１はインバータ１２の出力信号に応じて交互にトルベル
、トルベルに設定される。そこでたとえば出力端子１１
１から１１ルの順に、トルベル状態およびトルベル状態
でのＤＣテストを行なう。このＤＣテストとは、図示し
ないテスタ内の電源を各出力端子１１に接続し、出力信
号がトルベル、トルベルのときそれぞれこの電源ライン
に流れる電流を測定し、測定された値が規定値にとなっ
ているか否かをテストするものである。このＤＣテスト
が全ての出力端子について終了すると、次にＤＣテスト
信号をＬレベルにすることによって機能テストモードに
する。このモードのとき、各選択回路１３ではノアゲー
ト１６が禁止状態になり、アンドゲート１５が動作可能
にされる。これにより各選択回路１３はシステム出力信
号の選択を行なう。すなわち、この場合に各出力端子１
１からは内部のシステム出力信号１ないしｎが出力され
、これらの信号は図示しないテスタに供給されて論理傭
能テストが行われる。この場合のテスト時間はＤＣＣス
ス時間２ｎ−ｔ２と機能テスト時間ｔ３とを合せた時間
になる。このテスト時間は上記のようなりＣテストの容
易化設計がなされていないＩＣに比べて、テストシーケ
ンス時間ｔ１だけ短縮されている。According to which DCM all signal, each output terminal 1
1 is alternately set to trubel and trubel according to the output signal of the inverter 12. For example, output terminal 11
In order from 1 to 11, the DC test is performed in the Trubel state and in the Trubel state. In this DC test, a power supply in a tester (not shown) is connected to each output terminal 11, and when the output signal is torbel or torbel, the current flowing through this power line is measured, and the measured value becomes the specified value. This is a test to see if it is true or not. When this DC test is completed for all output terminals, the DC test signal is set to L level to enter the functional test mode. In this mode, in each selection circuit 13, the NOR gate 16 is disabled and the AND gate 15 is enabled. As a result, each selection circuit 13 selects a system output signal. That is, in this case, each output terminal 1
1 outputs internal system output signals 1 to n, and these signals are supplied to a tester (not shown) to perform a logic performance test. The test time in this case is the sum of the DCC soot time 2n-t2 and the function test time t3. This test time is shortened by the test sequence time t1 compared to the IC which is not designed to facilitate C testing as described above.
ところで、ＤＣテストの容易化設轟１がなされているＩ
Ｃにおいて、前記ＤＣＣスス一時にテスタ側ａ
Ｔ”出力端子０数１１応″１０電源を用意す０１
１・このＤＣテストに要する時間２ｎ−ｔ２は２・ｔ２
にすることができる。しかしながら、最近のＩＣでは出
力端子の数が数百程度と極めて多いものがあり、これに
対応した数の電源を備えたテスタは極めて高価なものと
なり実際的ではない。従って、従来では１個もしくは２
．３個のテスト用電源を用意したテスタを用いてＩＣの
テストを行なうのが普通であり、このため出力端子が多
くなるのに伴ってテス］−に要する時間が増大する。By the way, I
At C, the tester side a at the time of the DCC soot
T" Output terminal 0 number 11 response" 10 Prepare power supply 01
1. The time required for this DC test, 2n-t2, is 2.t2.
It can be done. However, some recent ICs have an extremely large number of output terminals, about several hundred, and a tester equipped with a corresponding number of power supplies is extremely expensive and impractical. Therefore, conventionally one or two
．． It is common practice to test an IC using a tester equipped with three test power supplies, and as the number of output terminals increases, the time required for testing increases.
このように、従来では出力ＤＣテストを機能テス１〜と
は独立して行なうようにしているために、テスト時間、
特に出力ＤＣテストと機能テストに要する時間が長くか
かるという欠点がある。In this way, in the past, the output DC test was performed independently from the functional tests 1 to 1, so the test time and
In particular, there is a drawback that the output DC test and the functional test take a long time.
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力ＤＣテストと機能テストとを並列
に行なうことによって、従来と比べてこれらのテス１−
に要する時間を短くすることができる半導体集積回路を
提供することにある。[Objective of the Invention] This invention has been made in consideration of the above-mentioned circumstances, and its purpose is to perform the output DC test and the functional test in parallel, thereby reducing the time required for these tests compared to the conventional method.
An object of the present invention is to provide a semiconductor integrated circuit that can shorten the time required for processing.
［発明の概要］
上記目的を達成するためこの発明にあっては、ｎ個の第
１の出力バッファおよび１個の第２の出力バッファと、
内部で発生されるｎピッ１−の各システム出力信号およ
び１ビットのＤＣテスト用信号のいずれか一方を、ｎビ
ット・の第１の制御信号に基づいて対応する上記第１の
出力バッファに供給するｎ個の選択回路と、上記ｎピッ
１−の第１の制御信号に基づいて上記ｎビットのシステ
ム出力信号のうちのいずれか１ビットを上記第２の出力
バッファに供給す矛とともに、１ピツ１への第２の制御
信号に基づいて上記１ヒツトのＤＣテスト用倍信号上記
第２の出力バッファに供給する選択回路とを具備し、出
力ＤＣテストが行われている第１の出力バッファから本
来出力すべき機能テストのための信号を、第２の出力バ
ッファから出力することにより、出ノＩＤＣテストと機
能テス］・とを並列に行なうようにしている。[Summary of the Invention] In order to achieve the above object, the present invention includes n first output buffers and one second output buffer,
Supplying either one of the internally generated n-bit system output signals and the 1-bit DC test signal to the corresponding first output buffer based on the n-bit first control signal. n selection circuits for supplying any one bit of the n bit system output signal to the second output buffer based on the first control signal of the n bits; a selection circuit for supplying the one-hit DC test double signal to the second output buffer based on a second control signal to the PITSU 1, the first output buffer being subjected to an output DC test; The output IDC test and the function test are performed in parallel by outputting from the second output buffer the signal for the function test that should originally be output from the second output buffer.
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。[Embodiments of the invention] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明にかかる半導体集積回路の、出力回路
部のみの構成を示す回路図である。図において２１１な
いし２１ｎおよび２２はそれぞれ信号出力端子である。FIG. 1 is a circuit diagram showing the configuration of only an output circuit section of a semiconductor integrated circuit according to the present invention. In the figure, 211 to 21n and 22 are signal output terminals, respectively.
上記各信号出力端子２１１ないし２１ｎには出力バッフ
ァどしてのインバータ２３１ないし２３ｎの対応する出
力信号が導かれている。また上記信号出力端子２２には
出力バッファとしてのインバータ２４の出力信号が導か
れている。上記インバータ２３１ないし２３．には、選
択回路２５１ないし２５ｒＬのうち対応する回路で選択
された信号が供給される。上記インバータ２４には、選
択回路２６で選択された信号が供給される。上記選択回
路２５１ないし２５．には、内部のｎビットのシステム
出力信号１ないしｎのうち対応するものが直接に、ＤＣ
制御信号が直接に、ｎビットのテスト信号１ないしｎの
うち対応するものが各インバータ２７１ないし２７．そ
れぞれを介して、さらに上記インバータ２１五ないし２
７／Ｉの出力信号のうち対応するものが各インバータ２
８工ないし２８ｎそれぞれを介してそれぞれ供給されて
いる。また上記選択回路２６には、インバータ２８工な
いし２８ｎの出力信号、上記ＤＣ制御信号およびノーマ
ル信号が供給されている。Corresponding output signals from inverters 231 to 23n serving as output buffers are led to each of the signal output terminals 211 to 21n. Further, an output signal of an inverter 24 serving as an output buffer is led to the signal output terminal 22. The inverters 231 to 23. is supplied with a signal selected by a corresponding one of the selection circuits 251 to 25rL. The inverter 24 is supplied with a signal selected by a selection circuit 26. The selection circuits 251 to 25. , the corresponding one of the internal n-bit system output signals 1 to n is directly connected to the DC
The control signal directly outputs the corresponding one of the n-bit test signals 1 to n to each inverter 271 to 27 . Furthermore, the inverters 215 to 2
The corresponding one of the output signals of 7/I is sent to each inverter 2.
They are each supplied via 8 to 28n, respectively. Further, the selection circuit 26 is supplied with the output signals of the inverters 28 to 28n, the DC control signal and the normal signal.
上記各選択回路２５１ないし２５Ａは、上記対応するテ
スト信号１ないしｎの論理レベルに応じて、対応するシ
ステム出力信号もしくはＤＣ制御信号を対応するインバ
ータ２３に選択出力するものであり、これらの選択回路
２５はそれぞれシステム出力信号およびインバータ２７
の出力信号が並列に供給されているアンドゲート３１と
、Ｄ ＣＩＩＩ ｍ信号およびインバータ２８の出力信
号が並列に供給されているアンドゲート３２およびこの
両アンドゲート３１゜３２の出力信号が並列に供給され
ているノアゲート３３とから構成されている。Each of the selection circuits 251 to 25A selectively outputs the corresponding system output signal or DC control signal to the corresponding inverter 23 according to the logic level of the corresponding test signal 1 to n. 25 are a system output signal and an inverter 27, respectively.
The AND gate 31 is supplied with the output signal of the inverter 28 in parallel, the AND gate 32 is supplied with the D CIII m signal and the output signal of the inverter 28 in parallel, and the output signals of both AND gates 31 and 32 are supplied in parallel. It is made up of a Noah gate 33.
上記選択回路２６は、上記テスト信号１ないしｎの論理
レベルに応じてシステム出力信号１ないしｎのうちいず
れか１つを、あるいはノーマル信号の論理レベルに応じ
て上記ＤＣ制御信号を上記インバータ２４に選択出力す
るものであり、この選択回路２６は対応するシステム出
力信号それぞれおよｆ び対応するインバー
タ２８の出力信号それぞれが並列に供給されているｎ個
のアントゲ−１−４１１ないし４１ｎと、ＤＣ制御信号
およびノーマル信号が並列に供給されているアンドゲー
ト４２ｔ：３よびこれらアンドゲート４°１！ないし４
１ｎおよび４２の出力信号が並５ＩＪに供給されている
ノアゲート４３とから構成されている。The selection circuit 26 sends one of the system output signals 1 to n to the inverter 24 depending on the logic level of the test signals 1 to n, or the DC control signal depending on the logic level of the normal signal. This selection circuit 26 selects and outputs n analogues 1-411 to 41n to which each of the corresponding system output signal f and the corresponding output signal of the inverter 28 is supplied in parallel, and the DC AND gate 42t:3 to which a control signal and a normal signal are supplied in parallel and these AND gates 4°1! or 4
It is composed of a NOR gate 43 to which the output signals of 1n and 42 are supplied to the normal 5IJ.
次に上記のような構成の回路の動作を、第２図のタイミ
ングチャートを用いて説明する。Next, the operation of the circuit configured as described above will be explained using the timing chart shown in FIG.
先ず、ノーマル信号をＨレベルにし、テスト信＠１ない
しｎを全てＬレベルにする。各テスト信号１ないしｎが
それぞれＬレベルされているで、インバータ２７１ない
し２７ｎの出力信号がＨレベル、インバータ２８１ない
し２８ｎの出力信号がＬレベルにされて、各選択回路２
５１ないし２５ｎでは、それぞれ一方のアンドゲート３
１が動作可能状態にされ、それぞれ他方のアンドゲート
３２が禁止状態にされる。この結果、ｎビットのシステ
ム出力信号１ないしｎがこれらの選択回路２５１ないし
２５ｎそれぞれおよび出力バッファ用インバータ２３１
ないし２３ルそれぞれを介して出力端子２１１ないし２
１ルに導かれる。従ってこのとき、図示しないテスタは
、出力端子２１１ないし２１ｎから出力されるｎビット
のシステム出力信号１ないしｎを用いて機能テストを行
なう。First, the normal signal is set to H level, and all test signals @1 to n are set to L level. Since each test signal 1 to n is set to L level, the output signals of inverters 271 to 27n are set to H level, and the output signals of inverters 281 to 28n are set to L level, and each selection circuit 2
51 to 25n, each one of the AND gates 3
1 is enabled and the respective other AND gate 32 is disabled. As a result, the n-bit system output signals 1 to n are output to these selection circuits 251 to 25n, respectively, and the output buffer inverter 231.
Output terminals 211 to 2 via terminals 211 to 23, respectively.
I am guided by 1. Therefore, at this time, a tester (not shown) performs a functional test using the n-bit system output signals 1 to n outputted from the output terminals 211 to 21n.
またこのとき、インバータ２８工ないし２８ｎの出力信
号が全てＬレベルにされているので、選択回路２６内の
アンドゲート４１１ないし４１ｎは全て禁止状態にされ
る。他方、ノーマル信号は１」レベルにされているので
、この選択回路２６内のもう１つのアンドゲート４２が
動作可能状態にされいる。この状態でＤＣ制御信号をＬ
レベルおよびＨレベルに交互に設定すれば、これに対応
してアンドゲート４２の出力信号もＬレベルおよびＨレ
ベルに設定され、これに続くノアゲート４５の出力信号
は交互にＨレベルおよびＬレベルに設定される。すなわ
ち、出力バッファとしてのインバータ２４への入力信号
が交互にＨレベルおよびＬレベルに設定され、それぞれ
の入力レベルに応じた出力信号が出力端子２２から出力
される。従って、このとき、図示しないテスタは、イン
バータ２４の出力信号がＬレベルおよびＨレベル状態で
のＤＣＣスス−を行なう。Also, at this time, since the output signals of the inverters 28 to 28n are all at L level, the AND gates 411 to 41n in the selection circuit 26 are all inhibited. On the other hand, since the normal signal is at the 1'' level, another AND gate 42 in this selection circuit 26 is enabled. In this state, the DC control signal is
If the output signal of the AND gate 42 is set alternately to the L level and the H level, the output signal of the AND gate 42 is correspondingly set to the L level and the H level, and the output signal of the NOR gate 45 that follows is set to the H level and the L level alternately. be done. That is, input signals to the inverter 24 as an output buffer are alternately set to H level and L level, and output signals corresponding to the respective input levels are output from the output terminal 22. Therefore, at this time, a tester (not shown) performs a DCC scan when the output signal of the inverter 24 is at L level and H level.
上記インバータ２４のＤＣＣスス−が終了したならば、
次にノーマル信号をＬレベルにし、がっテスト信号１の
みをＨレベルに設定する。ノーマル信号がＬレベルにさ
れることにより、選択回路２６内のアンドゲート４２の
出力信号はＤＣ制御信号のレベルにかかわらず常にＬレ
ベルにされる。一方、テスト信号１がＨレベルにされる
ことにより、インバータ２７１の出力信号がＬレベルに
、これに続くインバータ２８１の出力信号がＨレベルに
それぞれされる。これによって、選択回路２５１内では
一方のアンドゲート３１が禁止状態にされ、他方のアン
ドゲート３２が動作可能状態にされる。従ってこの選択
回路２５１ではシステム出力信号１の代わりにＤＣ制御
信号が選択出力される。この状態でＤＣ制御信号をＬレ
ベルおよびＨレベルに交互に設定すれば、これに対応し
てアンドゲート３２の出力信号もＬレベルおよびＨレベ
ルに設定され、これに続くノアグー］・３３の出力信号
は交互にＨレベルおよびＬレベルに設定される。すなわ
ち、出力バッファと−してのインバータ２３１の入力信
号が交互にＨレベルおよびＬレベルに設定され、それぞ
れの入力レベルに応じた出力信号が出力端子２１１から
出力される。従って、このとき、図示しないテスタは、
インバータ２３１の出力信号がＬレベルおよびＨレベル
状態でのＤＣＣスス〜を行なう。Once the DCC cycle of the inverter 24 is completed,
Next, the normal signal is set to L level, and only the test signal 1 is set to H level. By setting the normal signal to the L level, the output signal of the AND gate 42 in the selection circuit 26 is always set to the L level regardless of the level of the DC control signal. On the other hand, when the test signal 1 is set to H level, the output signal of inverter 271 is set to L level, and the subsequent output signal of inverter 281 is set to H level. As a result, within the selection circuit 251, one AND gate 31 is disabled and the other AND gate 32 is enabled. Therefore, the selection circuit 251 selectively outputs the DC control signal instead of the system output signal 1. If the DC control signal is set alternately to L level and H level in this state, the output signal of AND gate 32 will also be set to L level and H level correspondingly, and the output signal of 33 are alternately set to H level and L level. That is, input signals of inverter 231 as an output buffer are alternately set to H level and L level, and output signals corresponding to the respective input levels are output from output terminal 211. Therefore, at this time, the tester (not shown)
The output signal of the inverter 231 performs DCC processing in the L level and H level states.
上記インバータ２３．のＤＣテストが行われているとき
、選択回路２６内のアントゲ−１〜４１１は上記インバ
ータ２８１の出力信号によって動作可能状態にされてい
る。このため、いまＤＣテストが行われてい−る出力端
子２１１から本来出力するべきシステム出力信号１は、
上記選択回路２６内のアンドゲート４１１、ノアゲート
４３およびインバータ２４を介して出力端子２２から出
力されており、このＤＣテストのときにもシステム出力
信号コないしｎは出力されているので、このときもｎビ
ットのシステム出力信号を用いて機能テストを行なうこ
とができる。The above inverter 23. When the DC test is being performed, the analogues 1 to 411 in the selection circuit 26 are made operable by the output signal of the inverter 281. Therefore, the system output signal 1 that should originally be output from the output terminal 211 where the DC test is currently being performed is
It is outputted from the output terminal 22 via the AND gate 411, NOR gate 43 and inverter 24 in the selection circuit 26, and since the system output signals K to N are also output during this DC test, also at this time. Functional testing can be performed using the n-bit system output signal.
以下、同様にテスト信号２ないしｎを順次Ｈレベルに設
定し、各テスト信号のＨレベル期間にＤ４
ＣＩＩＪ １１１１信号を交互にＬレベルおよびＩ」
レベルに設定して、Ｈレベルにされているテスト信号に
対応したビットのインバータ２３のＤＣテストを行なう
。Thereafter, test signals 2 to n are sequentially set to H level in the same way, and D4 is set during the H level period of each test signal.
CIIJ 1111 signal alternately L level and I''
A DC test is performed on the inverter 23 of the bit corresponding to the test signal set to the H level.
これと並列に、ＤＣテストが行われている出力端子２１
から本来出力するべきシステム信号を、上記選択回路２
６を介して出力端子２２から出力することにより、ｎビ
ットのシステム出力信号１ないしｎを用いて機能テスト
を行なう。In parallel with this, the output terminal 21 where the DC test is performed
The system signal that should originally be output from the selection circuit 2
A functional test is performed using the n-bit system output signals 1 to n by outputting them from the output terminal 22 via the input terminal 6.
そして全てのインバータ２３におけるＤＣテストが終了
した時点で未だ機能テストが終了していなければ、第２
図のタイミングチャートで示すように、続いて機能テス
トのみを行なう。またＤＣテストが終了した時点で既に
機能テストが終了していれば、この時点でＤＣテストお
よび機能テストは完了する。If the function test has not yet been completed at the time when the DC test for all inverters 23 has been completed, the second
As shown in the timing chart in the figure, only a functional test is then performed. Furthermore, if the functional test has already been completed when the DC test is completed, the DC test and functional test are completed at this point.
このようにこの実施例のＩＣでは、ｎ個のうちの１個の
出力端子２１におけるＤＣテストを行なうときに、この
出力端子２１から本来出力すべきシステム出力信号を、
予め余分に設けられた１つの出力端子２２から出力し、
ｎビットのシステム出力信号が常に出力されるようにし
たので、・機能テストと並行してＤＣテストを行なうこ
とができる。このため、テストに要する時間は、機能テ
ストおよびＤＣテストのうちどちらか長い方の時間のみ
にすることができ、仮に、機能テストおよびＤＣテスト
に要する時間が同じであれば、デス１一時間はＤＣテス
トの容易化設計が施こされた従来のＩＣのほぼ半分にす
ることができる。In this way, in the IC of this embodiment, when performing a DC test on one of the n output terminals 21, the system output signal that should originally be output from this output terminal 21 is
Output from one output terminal 22 provided in advance,
Since the n-bit system output signal is always output, DC tests can be performed in parallel with functional tests. Therefore, the time required for the test can be set to the longer of the functional test and the DC test.If the time required for the functional test and the DC test are the same, the death time will be 11 hours. It can be approximately half the cost of conventional ICs designed to facilitate DC testing.
ところで、上記実施例回路で使用されるテスト信号は出
力端子２１１ないし２１ｎに対応した数だ【ノ必要であ
り、前記第４図回路の場合の１つのＤＣテスト信号に対
して多くなっている。ところが。Incidentally, the number of test signals used in the circuit of the above embodiment is required to correspond to the number of output terminals 211 to 21n, and the number of test signals is greater than one DC test signal in the case of the circuit of FIG. However.
これらの信号は第３図のような回路で間中に発生させる
ことが可能である。These signals can be generated in between using a circuit such as that shown in FIG.
すなわち、第３図は上記ｎビットのテスト信号１ないし
ｎ、ｏｃ制御信号およびノーマル信号を発生する制御回
路の構成を示す回路図である。図において、入力端子５
１にはＩＣの外部からシステムリセット信号が供給され
るようになっている。That is, FIG. 3 is a circuit diagram showing the configuration of a control circuit that generates the n-bit test signals 1 to n, the OC control signal, and the normal signal. In the figure, input terminal 5
1 is supplied with a system reset signal from outside the IC.
上記入力端子５１に供給されるシステムリセット信号は
２個のインバータ５２．５３を介して、（ｍ−＋−１）
ビットのバイナリカウンタ５４にリセット信号として供
給されている。さらにもう１つの入力端子５５に供給さ
れるＤＣ制御信号は、インバータ５６を介して上記バイ
ナリカウンタ５４にクロック信号として供給されている
ともに、上記インバータ５６およびもう１つのインバー
タ５７を介して、内部のＤＣ制御信号として前記各選択
回路２５．２６に供給されている。上記バイナリカウン
タ５４の（ｍ＋１）ビットのカウント・信号はデコーダ
５８に並列に供給されている。このデコーダ５８は上記
バイナリカウンタ５４の（ｍ＋１）ビットのカウント信
号から、Ｈレベル期間が順次ずれたｎビットの上記テス
ト信号１ないしｎを発生するとともに、所定の期間を持
つ前記ノーマル信号を発生する。The system reset signal supplied to the input terminal 51 is (m-+-1) via two inverters 52 and 53.
The bit binary counter 54 is supplied as a reset signal. The DC control signal supplied to yet another input terminal 55 is supplied as a clock signal to the binary counter 54 via an inverter 56, and is also supplied to the internal counter via the inverter 56 and another inverter 57. It is supplied to each of the selection circuits 25 and 26 as a DC control signal. The (m+1) bit count signal of the binary counter 54 is supplied to a decoder 58 in parallel. The decoder 58 generates the n-bit test signals 1 to n whose H level period is sequentially shifted from the (m+1)-bit count signal of the binary counter 54, and also generates the normal signal having a predetermined period. .
なおこの発明は上記実施例に限定されるものではなく種
々の変形が可能であることはいうまでもない。たとえば
、上記実施例回路では選択回路２５．２Ｇをアンドゲー
ト、ノアゲートで構成する場合について説明したが、こ
れは他のゲート回路を用いて構成するようにしてもよい
ことは勿論である。It goes without saying that the present invention is not limited to the above-mentioned embodiments, and that various modifications are possible. For example, in the above embodiment circuit, a case has been described in which the selection circuit 25.2G is configured with an AND gate or a NOR gate, but it goes without saying that this may be configured using other gate circuits.
［発明の効果コ
以上説明したようにこの発明によれば、出力ＤＣテスト
と機能テストとを並列に行なうようにしたので、従来と
比べてこれらのテストに要する時間を短くすることがで
きる半導体集積回路を提供することができる。[Effects of the Invention] As explained above, according to the present invention, the output DC test and the functional test are performed in parallel, so the time required for these tests can be reduced compared to the conventional method. The circuit can be provided.
第１図はこの発明にかかる半導体集積回路の出力回路部
の構成を示す回路図、第２図は上記実施例回路のタイミ
ングチャート、第３図は第１図回路で使用される信号を
発生する制御回路を示す図、第４図は従来の半導体集積
回路の回路図、第５図はそのタイミングチャ−トである
。
２１．２２・・・信号出力端子、２３．２４・・・イン
バータ（信号出力手段）、２５・・・選択回路、（第１
の選択手段）、２６・・・選択回路（第２、第３の選択
手段）、２７．２８・・・インバータ。FIG. 1 is a circuit diagram showing the configuration of the output circuit section of a semiconductor integrated circuit according to the present invention, FIG. 2 is a timing chart of the above embodiment circuit, and FIG. 3 shows signals used in the circuit shown in FIG. 1. FIG. 4 is a diagram showing a control circuit, FIG. 4 is a circuit diagram of a conventional semiconductor integrated circuit, and FIG. 5 is a timing chart thereof. 21.22... Signal output terminal, 23.24... Inverter (signal output means), 25... Selection circuit, (first
selection means), 26... selection circuit (second and third selection means), 27.28... inverter.
Claims (5)
信号出力手段と、内部で発生されるｎビットの各システ
ム出力信号および１ビットのＤＣテスト用信号のいずれ
か一方を、ｎビットの第１の制御信号に基づいて対応す
る上記第１の信号出力手段に導くｎ個の第１の選択手段
と、上記ｎビットの第１の制御信号に基づいて上記ｎビ
ットのシステム出力信号のうちのいずれか１ビットを上
記第２の信号出力手段に導く第２の選択手段と、１ビッ
トの第２の制御信号に基づいて上記１ビットのＤＣテス
ト用信号を上記第２の信号出力手段に導く第３の選択手
段とを具備したことを特徴とする半導体集積回路。(1) n first signal output means and one second signal output means, and either one of each internally generated n-bit system output signal and 1-bit DC test signal, n first selection means for guiding the corresponding first signal output means based on the n-bit first control signal; and n-bit system output based on the n-bit first control signal. a second selection means for guiding any one bit of the signal to the second signal output means; and a second selection means for guiding any one bit of the signal to the second signal output means; A semiconductor integrated circuit comprising: third selection means leading to output means.
第２の信号出力手段それぞれが信号反転機能を持つ出力
バッファで構成されている特許請求の範囲第１項に記載
の半導体集積回路。(2) The semiconductor integrated device according to claim 1, wherein each of the n first signal output means and the one second signal output means is constituted by an output buffer having a signal inversion function. circuit.
の前記第１の制御信号の論理レベルに応じて、対応する
ビットの前記システム出力信号を出力制御する第１の論
理積回路と、対応するビットの前記第１の制御信号の論
理レベルに応じて前記ＤＣテスト用信号を出力制御する
第２の論理積回路と、上記第１、第２の論理積回路の出
力信号が並列に供給される論理和回路とから構成されて
いる特許請求の範囲第１項に記載の半導体集積回路。(3) a first AND circuit in which each of the n first selection means output-controls the system output signal of the corresponding bit according to the logic level of the first control signal of the corresponding bit; and a second AND circuit that controls the output of the DC test signal according to the logic level of the first control signal of the corresponding bit, and the output signals of the first and second AND circuits are parallel. 2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is comprised of an OR circuit supplied to the circuit.
制御信号それぞれに基づいて前記ｎビットの各システム
出力信号を出力制御するｎ個の論理積回路と、上記ｎ個
の論理積回路の出力信号が並列に供給される論理和回路
とから構成されている特許請求の範囲第１項に記載の半
導体集積回路。(4) The second selection means includes n AND circuits that control the output of each of the n-bit system output signals based on each of the n-bit first control signals, and The semiconductor integrated circuit according to claim 1, comprising an OR circuit to which output signals of the product circuit are supplied in parallel.
いて前記１ビットのＤＣテスト用信号を出力制御する論
理積回路を備えている特許請求の範囲第１項に記載の半
導体集積回路。(5) The semiconductor integrated circuit according to claim 1, wherein the third selection means includes an AND circuit that controls output of the 1-bit DC test signal based on the second control signal. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124682A JPH0766035B2 (en) | 1984-06-18 | 1984-06-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124682A JPH0766035B2 (en) | 1984-06-18 | 1984-06-18 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS614237A true JPS614237A (en) | 1986-01-10 |
| JPH0766035B2 JPH0766035B2 (en) | 1995-07-19 |
Family
ID=14891461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124682A Expired - Lifetime JPH0766035B2 (en) | 1984-06-18 | 1984-06-18 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766035B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0559599U (en) * | 1991-03-05 | 1993-08-06 | 三浦 光彦 | Traffic lights that prevent pseudo lighting |
-
1984
- 1984-06-18 JP JP59124682A patent/JPH0766035B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0559599U (en) * | 1991-03-05 | 1993-08-06 | 三浦 光彦 | Traffic lights that prevent pseudo lighting |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766035B2 (en) | 1995-07-19 |
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