JPH0666890A - Test device for semiconductor device - Google Patents
Test device for semiconductor deviceInfo
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- JPH0666890A JPH0666890A JP4238863A JP23886392A JPH0666890A JP H0666890 A JPH0666890 A JP H0666890A JP 4238863 A JP4238863 A JP 4238863A JP 23886392 A JP23886392 A JP 23886392A JP H0666890 A JPH0666890 A JP H0666890A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の試験装置
に関し、特に、試験を容易化するための回路と端子を含
む集積回路装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device testing apparatus, and more particularly to an integrated circuit device including circuits and terminals for facilitating testing.
【0002】また、本発明は、デジタル(ロジック)回
路とアナログ回路が混在する半導体集積回路のテストを
容易化する為の回路に関し、更にまた、一次元ラインセ
ンサー等の複数の出力端子を有する半導体装置の出力の
試験装置に関するものである。The present invention also relates to a circuit for facilitating the test of a semiconductor integrated circuit in which a digital (logic) circuit and an analog circuit coexist, and further, a semiconductor having a plurality of output terminals such as a one-dimensional line sensor. The present invention relates to a device for testing the output of the device.
【0003】[0003]
(従来技術1)以下、本発明に係る第1の従来技術につ
いて説明する。(Prior Art 1) The first prior art according to the present invention will be described below.
【0004】通常、何個かの機能ブロックを組み合わせ
て構成されるICにおいては、各機能ブロック毎に試験
信号を入出力させて試験を行なうのが効率的である場合
が多い。そのような場合、各機能ブロックに個別に信号
を入出力させるための試験用端子が必要となるが、従
来、試験用端子より内部機能ブロックに信号を入出力さ
せる回路として図3に示すような入出力回路が用いられ
ていた。Usually, in an IC constructed by combining several functional blocks, it is often efficient to input / output a test signal for each functional block to perform a test. In such a case, a test terminal for individually inputting / outputting a signal to / from each functional block is required. Conventionally, a circuit for inputting / outputting a signal to / from an internal functional block from the test terminal is shown in FIG. Input / output circuits were used.
【0005】以下、図3の従来例を参照して説明する。A description will be given below with reference to the conventional example shown in FIG.
【0006】図3に示す半導体装置において、ブロック
AとブロックBを各々独立に試験するためには、従来ス
イッチ15を開放してブロックAとB間の信号線を切り
離し、ブロックAの試験モード時には、3ステートバッ
ファ5をイネーブル状態にして外部端子9にAの出力信
号を出力する。In the semiconductor device shown in FIG. 3, in order to test each of the blocks A and B independently, the conventional switch 15 is opened to disconnect the signal line between the blocks A and B, and the block A is in the test mode. The 3-state buffer 5 is enabled and the output signal of A is output to the external terminal 9.
【0007】また、ブロックBの試験モード時には、3
ステートバッファ5をディスエーブル状態にし、6をイ
ネーブルにして端子9にブロックBに対する試験信号を
入力する。In the test mode of block B, 3
The state buffer 5 is disabled, 6 is enabled, and the test signal for the block B is input to the terminal 9.
【0008】以上のように、試験モード時には端子9を
ブロックAの出力端子とブロックBの入力端子として使
い分けるコトができる。As described above, in the test mode, the terminal 9 can be selectively used as the output terminal of the block A and the input terminal of the block B.
【0009】また、通常の動作モードの時はスイッチ1
5を短絡にし、3ステートバッファ5と6をディスエー
ブルにして、ブロックAからBに信号が伝達される状態
とする。Further, in the normal operation mode, the switch 1
5 is short-circuited and 3-state buffers 5 and 6 are disabled so that signals are transmitted from blocks A to B.
【0010】(従来技術2)次に、本発明に係る第2の
従来技術について説明する。(Prior Art 2) Next, a second prior art according to the present invention will be described.
【0011】アナログ回路ブロックとデジタル回路ブロ
ックが混在する半導体集積回路において、アナログ回路
ブロックの1個または複数個に対して試験を行なう場
合、その制御信号である各デジタル信号ラインを、任意
のレベル(ハイレベルまたはローレベル)に決定するこ
とが必要である。In a semiconductor integrated circuit in which analog circuit blocks and digital circuit blocks coexist, when a test is performed on one or a plurality of analog circuit blocks, each digital signal line as a control signal thereof is set to an arbitrary level ( High level or low level).
【0012】従来、この各デジタル信号ラインのレベル
を決定する為に、外部よりテストパターン(ファンクシ
ョンパターン)を入力し、あるサイクルでホールドまた
はループすることにより、試験を行なっていた。Conventionally, in order to determine the level of each digital signal line, a test pattern (function pattern) is input from the outside, and a test is performed by holding or looping in a certain cycle.
【0013】(従来技術3)次に、本発明の第3の従来
技術について説明する。図11は、複数の出力を有する
半導体装置として、1次元ラインセンサー21の出力感
度の測定装置の概略構成図である。(Prior Art 3) Next, a third prior art of the present invention will be described. FIG. 11 is a schematic configuration diagram of an output sensitivity measuring device of the one-dimensional line sensor 21 as a semiconductor device having a plurality of outputs.
【0014】従来、2出力端子以上を有する一次元ライ
ンセンサー21の出力感度測定は、それぞれの出力に対
して、n出力分のセンサー駆動信号を走らせながら、出
力に接続されているリードリレー24を切り換えて、A
/D変換器27でA/D変換することにより、出力感度
を読み込んでいる。よってn個出力がある場合、センサ
ー駆動信号の入力がn回必要となっていた。Conventionally, the output sensitivity of a one-dimensional line sensor 21 having two or more output terminals is measured by using a reed relay 24 connected to the output while running a sensor drive signal for n outputs for each output. Switch to A
The output sensitivity is read by A / D conversion by the / D converter 27. Therefore, if there are n outputs, the sensor drive signal needs to be input n times.
【0015】(従来技術4)次に、本発明の第4の従来
技術について説明する。(Prior Art 4) Next, a fourth prior art of the present invention will be described.
【0016】従来、半導体装置のテストにおいては、測
定したいアナログ信号はすべて端子として外部へ出力さ
せて試験を行なっていた。Conventionally, in the testing of semiconductor devices, all analog signals to be measured are output to the outside as terminals and tested.
【0017】[0017]
(課題1)しかしながら、上記第1の従来技術では、試
験モード時は機能ブロックAの出力信号は、その出力端
子3から3ステートバッファ5を経由して外部端子9に
出力し、また外部端子9から入力した信号は、3ステー
トバッファ6を経由してブロックBの入力端子4に入力
されるため、試験信号はスイッチ15を経由しない。(Problem 1) However, in the first prior art, in the test mode, the output signal of the functional block A is output from the output terminal 3 to the external terminal 9 via the 3-state buffer 5, and the external terminal 9 is also used. The test signal does not pass through the switch 15 because the signal input from the is input to the input terminal 4 of the block B via the 3-state buffer 6.
【0018】従って、例えばスイッチ15が正常に短絡
状態となるか否かを試験するためには、通常の動作モー
ドにしてブロックAからブロックBへの信号の伝達を試
験しなければならず、試験の効率という点から大きな欠
点が生じた。Therefore, for example, in order to test whether or not the switch 15 is normally short-circuited, the signal transmission from the block A to the block B must be tested in the normal operation mode. There was a major drawback in terms of efficiency.
【0019】(目的1)本発明の目的は、半導体装置の
各機能ブロックの間に挿入された試験用のスイッチ素子
も、機能ブロックと同時に試験の可能な構成の試験装置
を実現し、試験の効率を上げることにある。(Object 1) It is an object of the present invention to realize a test apparatus having a configuration in which a test switch element inserted between each functional block of a semiconductor device can be tested simultaneously with the functional block, To improve efficiency.
【0020】(課題2)また、上記第2の従来技術で
は、デジタル回路の高集積化に伴ない、1個または複数
個のアナログ回路動作を確定する為に、デジタル信号ラ
インのレベルを任意に決定しようとすると、長大なテス
トパターンが、多数必要となり、そのため、そのテスト
パターンを作成する為に多大な労力と時間がかかるとい
う問題があった。(Problem 2) In the second prior art, the level of the digital signal line is arbitrarily set in order to determine the operation of one or a plurality of analog circuits in accordance with the high integration of digital circuits. There is a problem in that a large number of long test patterns are required to make a decision, and thus it takes a lot of labor and time to create the test pattern.
【0021】また、ある特定のデジタル信号ラインのレ
ベルを決める為に、テストパターンをホールドしてしま
う為、他のアナログ回路ブロックがアクティブにならな
いという問題や、他のアナログ回路をデジタル信号と同
期させる必要がある場合、不都合が生じるという問題が
ある。Further, since the test pattern is held in order to determine the level of a specific digital signal line, another analog circuit block does not become active, and another analog circuit is synchronized with a digital signal. If it is necessary, there is a problem that inconvenience occurs.
【0022】(目的2)本発明の目的は、前述のような
問題を解決する為に、簡易なテストパターンを入力する
ことにより、 任意のアナログ回路をコントロールするデジタル信号
を任意のレベル(ハイまたはローレベル)にする、 必要な場合、任意の回路ブロックへのデジタル信号を
外部から決定することなく、内部ロジックによって駆動
する、 ことを可能とする半導体装置の試験装置を提供すること
にある。(Object 2) An object of the present invention is to solve the above-mentioned problems by inputting a simple test pattern so that a digital signal for controlling an arbitrary analog circuit can be changed to an arbitrary level (high or high). It is an object of the present invention to provide a semiconductor device test apparatus capable of being driven by internal logic without externally determining a digital signal to an arbitrary circuit block when necessary.
【0023】(課題3)また、上記第3の従来技術に係
る2出力端子以上を有する一次元ラインセンサーの出力
感度測定においては、n個分の出力に対してn回のセン
サ駆動信号の入力を必要とするため、再現性の問題及び
測定時間の増大という解決すべき課題があった。(Problem 3) In the output sensitivity measurement of the one-dimensional line sensor having two or more output terminals according to the third conventional technique, the sensor drive signal is input n times for n outputs. Therefore, there are problems to be solved such as reproducibility and increase in measurement time.
【0024】(目的3)本発明の目的は、ラインセンサ
ー等の複数の出力を有する半導体装置に対し、1回の駆
動信号の入力で、複数の出力信号の測定を行なうことに
より、測定時間の短縮とともに、再現性を良くした試験
装置を実現することにある。(Object 3) It is an object of the present invention to measure a plurality of output signals by inputting a drive signal once to a semiconductor device having a plurality of outputs such as a line sensor, thereby reducing the measurement time. It is to realize a test device that has improved reproducibility as well as shortening.
【0025】(課題4)また、上記第4の従来技術で
は、実使用に無関係な信号であっても、テストをする為
に端子数を増大させ、又その端子より外部からのノイズ
混入を招くという問題があり、実使用上での不具合が生
じていた。(Problem 4) In the fourth prior art, the number of terminals is increased for testing even if the signal is irrelevant to actual use, and noise from the outside is mixed from the terminals. However, there was a problem in actual use.
【0026】(目的4)また本発明の目的は、試験用の
端子数を削減した半導体装置の試験装置を実現し、外部
からの端子を介したノイズの混入を防止することにあ
る。(Object 4) Another object of the present invention is to realize a semiconductor device testing apparatus in which the number of terminals for testing is reduced and to prevent noise from entering from the outside through the terminals.
【0027】[0027]
(手段1)本発明は、前述した課題を解決するための手
段として、複数の機能ブロックを含む半導体装置の試験
装置において、縦続接続された2つの前記機能ブロック
の前段のブロックの出力端子と後段のブロックの入力端
子との間に設けられた、直列に接続された2個のスイッ
チ素子と、前記2個のスイッチ素子の接続点と外部端子
との間に設けられた、2個の3ステートバッファが互い
に逆方向に並列接続された構成の双方向バッファ回路
と、を有することを特徴とする半導体装置の試験装置を
有する。(Means 1) According to the present invention, as means for solving the above-mentioned problems, in a semiconductor device test apparatus including a plurality of functional blocks, an output terminal and a subsequent stage of a block in the preceding stage of two cascade-connected functional blocks are provided. Two switch elements connected in series with the input terminal of the block and two 3-states provided between the connection point of the two switch elements and the external terminal. And a bidirectional buffer circuit having a structure in which buffers are connected in parallel in mutually opposite directions, and a semiconductor device test apparatus.
【0028】また、前記前段機能ブロックの試験モード
時には、試験モード制御信号により、前段機能ブロック
の出力に接続された前記スイッチ素子を短絡し、後段機
能ブロックの入力に接続されたスイッチ素子は開放し、
前記双方向バッファ回路を出力モードとして前記前段機
能ブロックの出力信号を前記外部端子に出力し、前記後
段ブロックの試験モード時には、試験モード制御信号に
より、前記前段機能ブロックの出力に接続されたスイッ
チ素子を開放し、前記後段機能ブロックの入力に接続さ
れたスイッチ素子は短絡し、前記双方向バッファ回路を
入力モードとして、前記外部端子より入力された試験信
号を前記後段ブロックに入力し、通常の動作モード時に
は、試験モード制御信号により、前記2つのスイッチ素
子を短絡し、前記双方向バッファ回路は双方向とも遮断
し、前記前段機能ブロックの出力信号を前記2つのスイ
ッチ素子を通して前記後段機能ブロックに入力すること
を行なう試験制御手段を有することを特徴とする半導体
装置の試験装置により、前記課題を解決しようとするも
のである。In the test mode of the preceding functional block, the switch element connected to the output of the preceding functional block is short-circuited and the switching element connected to the input of the following functional block is opened by the test mode control signal. ,
A switch element that outputs the output signal of the preceding functional block to the external terminal in the bidirectional buffer circuit as an output mode and is connected to the output of the preceding functional block by a test mode control signal in the test mode of the latter block. The switch element connected to the input of the latter-stage functional block is short-circuited, the bidirectional buffer circuit is set to the input mode, the test signal inputted from the external terminal is inputted to the latter-stage block, and the normal operation is performed. In the mode, a test mode control signal short-circuits the two switch elements, the bidirectional buffer circuit shuts off both directions, and inputs the output signal of the preceding functional block to the latter functional block through the two switching elements. To a semiconductor device test apparatus characterized by having a test control means for performing Ri, it is intended to solve the above problems.
【0029】(作用1)本発明は、上記従来例の欠点を
解決するために、各機能ブロックの試験を行なう際に、
試験信号がブロック間に設けられたスイッチ素子を通過
するような回路構成としたものである。(Operation 1) In the present invention, in order to solve the above-mentioned drawbacks of the conventional example, when testing each functional block,
The circuit configuration is such that the test signal passes through the switch element provided between the blocks.
【0030】本発明によれば、前段ブロックの出力側と
後段ブロックの前段に各々スイッチ素子を設け、前段ブ
ロックの出力信号及び、後段ブロックへの入力信号が各
々のスイッチ素子を経由する構成とすることにより、各
機能ブロック毎の試験により、スイッチ素子の機能も試
験可能としたものである。According to the present invention, a switch element is provided on each of the output side of the preceding block and the preceding stage of the succeeding block, and the output signal of the preceding block and the input signal to the succeeding block pass through the respective switch elements. As a result, the function of the switch element can be tested by testing each functional block.
【0031】(手段2)また、本発明は、前述の課題を
解決するための手段として、デジタル回路ブロックとア
ナログ回路ブロックを含む半導体装置の試験装置におい
て、前記回路ブロックを制御する信号として、外部信号
を入力するか、半導体装置の内部信号を入力するかを選
択する信号選択手段と、外部から入力され前記信号選択
手段の制御信号を、前記信号選択手段に出力するととも
に、その状態を保持する信号選択保持手段と、前記外部
信号を、前記被試験回路ブロックに出力するとともに、
その状態を保持する外部信号保持手段と、外部から入力
された3値信号により、前記信号選択保持手段と前記外
部信号保持手段とを制御する手段と、を有し、任意の前
記回路ブロックにのみ外部信号を入力し、それ以外の前
記回路ブロックは半導体装置の内部信号を入力して試験
が行なわれることを特徴とする半導体装置の試験装置を
有する。(Means 2) Further, according to the present invention, as means for solving the above-mentioned problems, in a semiconductor device testing apparatus including a digital circuit block and an analog circuit block, a signal for controlling the circuit block is externally supplied. A signal selecting means for selecting whether to input a signal or an internal signal of the semiconductor device, and a control signal of the signal selecting means which is inputted from the outside, is output to the signal selecting means, and its state is held. And a signal selection and holding means for outputting the external signal to the circuit block under test,
An external signal holding means for holding the state and a means for controlling the signal selection holding means and the external signal holding means by a ternary signal inputted from the outside are provided, and only in the arbitrary circuit block. The semiconductor device testing apparatus is characterized in that an external signal is input and the other circuit blocks are tested by inputting an internal signal of the semiconductor device.
【0032】また、前記各アナログ回路ブロックをコン
トロールするデジタル信号を、前記外部信号による任意
のレベルとするか、前記半導体装置内部のロジックに発
生した前記内部信号とするかを選択する、前記信号選択
手段としての、スイッチ回路と、前記各スイッチ回路の
選択状態を保持し、更に、テスト時以外の通常動作時に
は前記各スイッチ回路に前記内部信号を選択させる、前
記信号選択保持手段としての、リセット付のラッチ回路
と、前記各アナログ回路ブロックをコントロールする、
外部からのデジタル信号レベルを保持する、前記外部信
号保持手段としての、ラッチ回路と、上記各ラッチ回路
にデータを時系列で送り、前記スイッチ回路の状態を保
持するラッチ回路のリセット入力をコントロールするた
めの、前記信号保持制御手段としての、レベル選択付の
クロック入力回路とを含んで構成されることを特徴とす
る半導体装置の試験装置により、前記課題を解決しよう
とするものである。Further, the signal selection for selecting whether the digital signal for controlling each of the analog circuit blocks is an arbitrary level according to the external signal or the internal signal generated in the logic inside the semiconductor device. A switch circuit as a means, holding the selected states of the switch circuits, and further causing the switch circuits to select the internal signal during a normal operation other than a test, with a reset function as the signal selection holding means. Controlling the latch circuit and each analog circuit block,
Latch circuits as external signal holding means for holding a digital signal level from the outside and data are sent to each of the latch circuits in time series to control the reset input of the latch circuit for holding the state of the switch circuit. In order to solve the above problems, a semiconductor device test apparatus is configured to include a clock input circuit with level selection as the signal holding control means.
【0033】また、前記試験装置が前記半導体装置に内
蔵されて集積化されていることを特徴とする。Further, the test apparatus is characterized in that it is built in and integrated in the semiconductor device.
【0034】(作用2)本発明によれば、任意のアナロ
グ回路ブロックへ与えるロジック信号レベルを外部から
決めることができ、また同時に、他のアナログ回路ブロ
ックのロジック信号を内部のロジックに依存する様にす
ることもできる。(Operation 2) According to the present invention, the logic signal level applied to an arbitrary analog circuit block can be externally determined, and at the same time, the logic signal of another analog circuit block depends on the internal logic. You can also
【0035】さらに、テスト時以外の通常動作の場合に
は、テスト用のクロック入力端子をあるレベル以下とす
ることで、各回路ブロックを制御するデジタル信号レベ
ルを簡単に決定することができる。 (手段3)また、本発明は、上述した課題を解決するた
めの手段として、複数の出力端子以上を有する半導体装
置の出力試験装置において、前記半導体装置の複数の出
力端子と接続されたマルチプレクサと、該マルチプレク
サの出力をA/D変換する単一のA/D変換器と、を有
し、前記半導体装置の駆動信号に同期した前記マルチプ
レクサへの制御信号により、前記複数の出力端子の出力
信号を切り替えて前記A/D変換器に入力する手段とを
有することを特徴とする半導体装置の試験装置を有す
る。Further, in the case of normal operation other than during the test, the digital signal level for controlling each circuit block can be easily determined by setting the test clock input terminal to a certain level or less. (Means 3) As a means for solving the above-mentioned problems, the present invention provides an output test apparatus for a semiconductor device having a plurality of output terminals, and a multiplexer connected to the plurality of output terminals of the semiconductor device. , A single A / D converter for A / D converting the output of the multiplexer, and output signals of the plurality of output terminals according to a control signal to the multiplexer synchronized with a drive signal of the semiconductor device. And a means for switching the input to the A / D converter and inputting to the A / D converter.
【0036】また、前記半導体装置が、複数の出力端子
を有する一次元ラインセンサーであり、該センサーの1
Bit分のセンサー出力時に、前記複数の出力端子から
の出力を、マルチプレクサで切換えて、該センサー駆動
信号の1回の入力時に前記複数の出力端子の出力感度測
定を行なうことを特徴とする。The semiconductor device is a one-dimensional line sensor having a plurality of output terminals.
The output from the plurality of output terminals is switched by a multiplexer at the time of sensor output for the bit, and the output sensitivity of the plurality of output terminals is measured when the sensor drive signal is input once.
【0037】(作用3)本発明は、それぞれのセンサー
出力に対して駆動パターンと同期して作動するマルチプ
レクサを接続することにより、各ビットの出力期間中に
マルチプレクサを切り換えて、各出力を測定装置内のA
/Dコンバータに送りデータを得る。このことにより、
1回の駆動パターンにてn個分のセンサー出力を得られ
ることが可能となるものである。 (手段4)また、本発明は、前述した課題を解決するた
めの手段として、半導体装置内部の複数の被試験信号を
選択して単一の出力端子に出力する手段と、試験時以外
の時に、前記出力端子をハイインピーダンス状態とする
手段と、を有することを特徴とする半導体装置の試験装
置を有する。(Operation 3) According to the present invention, by connecting a multiplexer that operates in synchronization with the drive pattern to each sensor output, the multiplexer is switched during the output period of each bit, and each output is measured by the measuring device. A in
Send to the / D converter to get the data. By this,
It is possible to obtain n sensor outputs with one drive pattern. (Means 4) In addition, as means for solving the above-mentioned problems, the present invention comprises means for selecting a plurality of signals under test inside the semiconductor device and outputting them to a single output terminal; And a means for bringing the output terminal into a high impedance state, and a semiconductor device test apparatus.
【0038】また、前記複数の信号を選択して単一の出
力端子に出力する手段として、該複数の信号出力と該単
一の出力端子とをそれぞれ接続する複数のスイッチ手段
と、各の前記スイッチ手段をONすることにより、前記
複数の信号のいずれかを選択して前記出力端子に出力す
るスイッチ制御手段と、を有することを特徴とし、ま
た、前記スイッチ制御手段が、入力電圧特性の異なる複
数のウインドコンパレータから成ることを特徴とし、ま
た、前記スイッチ制御手段が、シフトレジスタであり、
クロック信号によって、スイッチ制御信号を順次出力す
ることを特徴とし、また、前記試験装置が前記半導体装
置と同一基板上に構成されていること特徴とする半導体
装置の試験装置により、前記課題を解決しようとするも
のである。 (作用4)本発明によれば、出力端子に、複数のスイッ
チ手段によるスイッチマトリックスを設けることによ
り、一端子より複数の信号を出力させることを可能にし
たものである。Further, as means for selecting the plurality of signals and outputting them to a single output terminal, a plurality of switch means for connecting the plurality of signal outputs and the single output terminal, respectively, Switch control means for selecting any one of the plurality of signals and outputting the selected signal to the output terminal by turning on the switch means, and the switch control means has different input voltage characteristics. Characterized by comprising a plurality of window comparators, the switch control means is a shift register,
Solution to the above problems by a semiconductor device test apparatus characterized in that switch control signals are sequentially output according to a clock signal, and the test apparatus is configured on the same substrate as the semiconductor device. It is what (Operation 4) According to the present invention, by providing the output terminal with the switch matrix formed by the plurality of switch means, it is possible to output a plurality of signals from one terminal.
【0039】[0039]
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【0040】(実施例1−1)図1は本発明の第1実施
例を示すブロック図であり、同図に於いて、1はIC内
の機能ブロックA、2は同じく機能ブロックB、3は機
能ブロックAの出力端子、4は機能ブロックBの入力端
子、5,6は3ステートのバッファ、7,8はそれぞれ
3ステートバッファ5と3ステートバッファ6の制御信
号線、9は試験用入出力端子、12,13はスイッチ素
子、16,17はそれぞれスイッチ素子12,13の制
御信号線である。(Embodiment 1-1) FIG. 1 is a block diagram showing a first embodiment of the present invention. In FIG. 1, 1 is a functional block A in an IC, 2 is a functional block B, and 3 is a functional block. Is an output terminal of the functional block A, 4 is an input terminal of the functional block B, 5 and 6 are 3-state buffers, 7 and 8 are control signal lines of the 3-state buffers 5 and 3 respectively, and 9 is a test input. Output terminals, 12 and 13 are switch elements, and 16 and 17 are control signal lines for the switch elements 12 and 13, respectively.
【0041】ブロックAの試験モードにおいては制御信
号により、スイッチ12は短絡状態、スイッチ13は開
放状態、3ステートバッファ5はイネーブル状態、3ス
テートバッファ6はディスエーブル状態とする。ブロッ
クAの出力信号は出力端子3よりスイッチ12を通り、
バッファ5から端子9に出力される。In the test mode of the block A, the switch 12 is short-circuited, the switch 13 is open, the 3-state buffer 5 is enabled, and the 3-state buffer 6 is disabled by the control signal. The output signal of the block A passes through the switch 12 from the output terminal 3,
It is output from the buffer 5 to the terminal 9.
【0042】次にブロックBの試験モードにおいては、
制御信号線によりスイッチ12は開放状態、スイッチ1
3は短絡状態、3ステートバッファ5はディスエーブル
状態、3ステートバッファ6はイネーブル状態とする。
外部端子9から入力された試験信号はバッファ6からス
イッチ13を通りブロックBの入力端子4に入力され
る。通常動作モード時には、スイッチ12及び13を短
絡、バッファ5及び6をディスエーブルとすることによ
り、Aの出力信号はスイッチ12,13を通ってBに入
力される。Next, in the test mode of block B,
Switch 12 is opened by control signal line, switch 1
3 is short-circuited, 3 state buffer 5 is disabled, and 3 state buffer 6 is enabled.
The test signal input from the external terminal 9 is input from the buffer 6 to the input terminal 4 of the block B through the switch 13. In the normal operation mode, the switches 12 and 13 are short-circuited and the buffers 5 and 6 are disabled so that the output signal of A is input to B through the switches 12 and 13.
【0043】以上のようにブロックAの試験モードとブ
ロックBの試験モードにおいてブロックAとブロックB
の間に設置されたスイッチを試験信号が通過するため、
これらスイッチの機能が確認され、別途にブロックA、
B間に信号を通過させる試験を行なう必要がなく、試験
が効率化される。As described above, in the block A test mode and the block B test mode, the blocks A and B are
Since the test signal passes through the switch installed between
The functions of these switches have been confirmed, and block A,
There is no need to perform a test for passing a signal between B, and the test becomes efficient.
【0044】(実施例1−2)図2に本発明の第2実施
例を示す。なお図1と同一構成部材については同一符号
を付して説明を省略する。10は3ステートバッファ、
11は制御信号線である。図1の第1実施例において
は、ブロックAの出力にスイッチ12を設けて、ブロッ
クBの試験モード時にこれを開放とする方式であった
が、ブロックAの出力部がバッファ素子であった場合
や、ブロックA,B間にスイッチ素子を増やすことによ
るインピーダンスの増加を避けたい場合等には、図2に
示す本実施例のようにスイッチ素子の替わりに3ステー
トバッファ(10)を設置する構成とするものである。(Embodiment 1-2) FIG. 2 shows a second embodiment of the present invention. The same components as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. 10 is a 3-state buffer,
Reference numeral 11 is a control signal line. In the first embodiment of FIG. 1, the switch 12 is provided at the output of the block A to open it in the test mode of the block B, but when the output part of the block A is a buffer element. Alternatively, when it is desired to avoid an increase in impedance due to the increase in the number of switch elements between the blocks A and B, a configuration in which a 3-state buffer (10) is installed instead of the switch elements as in the present embodiment shown in FIG. It is what
【0045】本実施例においては、ブロックA´の試験
モードでは、3ステートバッファ10及び5をイネーブ
ル、6をディスエーブル、スイッチ素子14を開放状態
として、ブロックA´の出力信号を外部端子9に出力し
て判定を行ない、ブロックBの試験モードでは3ステー
トバッファ10及び5をディスエーブル、6をイネーブ
ル、スイッチ14を短絡状態として外部端子9よりブロ
ックBの試験信号を入力し、6,14を経由してブロッ
クBに入力する。In the present embodiment, in the test mode of the block A ′, the 3-state buffers 10 and 5 are enabled, the 6 is disabled, the switch element 14 is opened, and the output signal of the block A ′ is output to the external terminal 9. In the test mode of block B, the 3-state buffers 10 and 5 are disabled, 6 is enabled, switch 14 is short-circuited, the test signal of block B is input from the external terminal 9, and 6 and 14 are output. Input to block B via.
【0046】本実施例においても、実施例1−1と同様
の効果が得られることが明らかである。It is apparent that the same effects as in Example 1-1 can be obtained in this example as well.
【0047】(実施例2)以下、本発明の他の実施例を
より詳しく説明する。(Embodiment 2) Another embodiment of the present invention will be described in more detail below.
【0048】図4は本発明の一実施例であるテスト回路
を内蔵した半導体集積回路の概略構成図である。図4に
於いて、101〜103は信号選択手段としての2入力
のスイッチ回路であり、入力端子A1〜A3は半導体装
置の内部ロジックに接続され、そこから出力される内部
信号が入力される。入力端子B1〜B3には、ラッチ回
路104〜106を介して、外部端子118から入力さ
れた外部信号が入力され、いずれか一方の入力信号が出
力端子Y1〜Y3から被試験回路ブロック1〜3に出力
されることになる。FIG. 4 is a schematic configuration diagram of a semiconductor integrated circuit incorporating a test circuit according to an embodiment of the present invention. In FIG. 4, reference numerals 101 to 103 denote 2-input switch circuits as signal selecting means, input terminals A1 to A3 are connected to an internal logic of the semiconductor device, and internal signals output from the input terminals are input. The external signal input from the external terminal 118 is input to the input terminals B1 to B3 via the latch circuits 104 to 106, and one of the input signals is output from the output terminals Y1 to Y3 to the circuit blocks 1 to 3 to be tested. Will be output to.
【0049】104〜106は、被試験回路ブロック1
〜3を制御するため、外部より任意に設定したロジック
レベル(外部信号レベル)を保持しておくラッチ回路
(外部信号保持手段)である。104 to 106 are circuit blocks under test 1
It is a latch circuit (external signal holding means) for holding a logic level (external signal level) arbitrarily set from the outside in order to control (3) to (3).
【0050】107〜109は、スイッチ回路101〜
103を制御するためCTL1〜3端子に入力されるロ
ジックレベルを保持するためのラッチ回路(信号選択保
持手段)である。107-109 are switch circuits 101-
It is a latch circuit (signal selection holding means) for holding the logic level input to the CTL1 to CTL3 terminals for controlling 103.
【0051】115は、ラッチ回路104〜106,1
07〜109を制御するための、信号保持制御手段とし
ての、レベル選択付きクロック入力回路(パルス分離回
路)である。Reference numeral 115 denotes the latch circuits 104 to 106, 1
A clock input circuit with level selection (pulse separation circuit) as signal holding control means for controlling 07 to 109.
【0052】116は、各ラッチ回路104〜106,
107〜109を制御するための3値データのクロック
を入力するための外部入力端子である。Reference numeral 116 is each latch circuit 104-106.
This is an external input terminal for inputting a clock of ternary data for controlling 107 to 109.
【0053】117は、被試験回路ブロック1〜3を選
択するための信号選択手段制御信号を入力するための外
部入力端子、118は、被試験回路ブロック1〜3をコ
ントロールする外部信号を入力するための外部入力端子
である。Reference numeral 117 is an external input terminal for inputting a signal selection means control signal for selecting the circuit blocks 1 to 3 to be tested, and 118 is an external signal for controlling the circuit blocks 1 to 3 to be tested. It is an external input terminal for.
【0054】なお、ラッチ回路107〜109はリセッ
ト端子を有し、その入力はローアクティブとなってい
る。The latch circuits 107 to 109 have reset terminals, and their inputs are low active.
【0055】図5は、本実施例のパルス分離回路115
の等価回路である。FIG. 5 shows the pulse separation circuit 115 of this embodiment.
Is an equivalent circuit of.
【0056】図5に於いて、116は外部からの駆動ク
ロックの入力端子、110,111は入力端子116か
ら入力された3値信号のクロックをレベル分離する為の
コンパレータ、112〜114はコンパレータ110,
111のスレッショルド電圧を決定する為のブリーダー
抵抗である。In FIG. 5, reference numeral 116 is an input terminal for an external drive clock, 110 and 111 are comparators for separating the level of the ternary signal clock input from the input terminal 116, and 112 to 114 are comparators 110. ,
A bleeder resistance for determining the threshold voltage of 111.
【0057】また、図6は、このパルス分離回路115
の動作を示すタイミングチャートである。図7は、信号
選択回路101〜103の一例を示したもので、Aおよ
びBの入力信号をCTLの信号により選択するものであ
り、図8に示す真理値表のように動作するように構成さ
れている。なお図7の回路としては、この真理値表を満
足する回路であれば、図7の回路に限定されるものでは
ない。FIG. 6 shows the pulse separation circuit 115.
3 is a timing chart showing the operation of FIG. FIG. 7 shows an example of the signal selection circuits 101 to 103, which selects the A and B input signals by the CTL signal, and is configured to operate like the truth table shown in FIG. Has been done. The circuit of FIG. 7 is not limited to the circuit of FIG. 7 as long as the circuit satisfies the truth table.
【0058】図9は、本実施例に与える駆動パターンの
一例としてのタイミングチャートである。前記構成にお
いて、116〜118の各入力端子に図9の様なパター
ンが入力された場合を考える。なお、t1 の期間は初期
設定、t2 の期間は実際のテスト期間、t3 は実動作中
を表わすものである。FIG. 9 is a timing chart as an example of a drive pattern given to this embodiment. Consider the case where a pattern as shown in FIG. 9 is input to each of the input terminals 116 to 118 in the above configuration. The period of t 1 represents the initial setting, the period of t 2 represents the actual test period, and t 3 represents the actual operation.
【0059】t1 の初期設定において、φTCK116
より(1/3)Vcc以上(2/3)Vcc以下をロー
レベル、(2/3)Vcc以上1Vcc以下をハイレベ
ルとする入力パルス(クロック)を入力すると、図4及
び図5に示したパルス分離回路115を通ることで出力
φCKおよびφCLには図6に示す様な出力(パルス)
が得られる。At the initial setting of t 1 , φTCK116
When an input pulse (clock) that makes (1/3) Vcc or more and (2/3) Vcc or less low level and (2/3) Vcc or more and 1 Vcc or less high level is input, it is shown in FIGS. Outputs (pulses) shown in FIG. 6 are output to the outputs φCK and φCL by passing through the pulse separation circuit 115.
Is obtained.
【0060】図6に示すように、φCLがハイレベルの
為、107〜109のラッチ回路は能動状態となり、φ
CKに同期するシフトレジスタとみなすことができる。
また同様に、104〜106のラッチ回路もφCKに同
期するシフトレジスタとなる。As shown in FIG. 6, since φCL is at a high level, the latch circuits 107 to 109 are in the active state, and φ
It can be regarded as a shift register synchronized with CK.
Similarly, the latch circuits 104 to 106 also serve as shift registers synchronized with φCK.
【0061】この時、入力118(φDAT)および入
力117(φSEL)より。図9のパターンが入力され
ると、φTCK(φCL)のクロックに同期して、ラッ
チ回路104のQ出力はローレベル、ラッチ回路10
5,106のQ出力はハイレベルとなり、またラッチ回
路107,109のQ出力はハイレベル、ラッチ回路1
08のQ出力はローレベルとなる。At this time, from the input 118 (φDAT) and the input 117 (φSEL). When the pattern of FIG. 9 is input, the Q output of the latch circuit 104 is at a low level and the latch circuit 10 is synchronized with the clock of φTCK (φCL).
The Q outputs of the latch circuits 107 and 109 are high level, and the Q outputs of the latch circuits 107 and 109 are high level.
The Q output of 08 becomes low level.
【0062】この様に、外部入力端子118(φDA
T),117(φSEL)の入力パターンにより、10
4〜109の各ラッチ回路の出力Qは任意のレベルにす
ることができる。In this way, the external input terminal 118 (φDA
T), 117 (φSEL) input pattern, 10
The output Q of each of the latch circuits 4 to 109 can be set to an arbitrary level.
【0063】次に、t2 期間では実際のテストを行な
う。t2 の期間では入力116(φTCK)のレベルを
(1/3)Vcc以上、(2/3)Vcc以下とするこ
とで、前述のラッチ回路104〜109のラッチ状態が
保持される為、スイッチ回路101ではCTL1がハイ
レベルとなり、端子B1が選択される為、Y1にはロー
レベルが出力される。Y1が既知であれば被試験回路ブ
ロック1の状態は試験者においては既知の状態となりう
る。Next, an actual test is performed in the period t 2 . By setting the level of the input 116 (φTCK) to (1/3) Vcc or more and (2/3) Vcc or less in the period of t 2 , the latched states of the above-described latch circuits 104 to 109 are held, In the circuit 101, CTL1 goes high and the terminal B1 is selected, so a low level is output to Y1. If Y1 is known, the state of the circuit block under test 1 can be a state known to the tester.
【0064】同様に信号選択回路102では、CTL2
がローレベルの為、Y2にはA2の状態が出力される。
A2には半導体装置(LSI)内部のロジック信号が入
力される為、被試験回路ブロック2はLSIの動作に従
って状態を設定することができる。Similarly, in the signal selection circuit 102, the CTL2
Is low level, the state of A2 is output to Y2.
Since the logic signal inside the semiconductor device (LSI) is input to A2, the circuit block under test 2 can set the state according to the operation of the LSI.
【0065】スイッチ回路103はスイッチ回路101
と全く同様に動作し、Y3はハイレベルとなり、被試験
回路ブロック3は試験者にとっては既知の状態となる。The switch circuit 103 is the switch circuit 101.
The same operation as described above is performed, Y3 becomes high level, and the circuit block under test 3 becomes a state known to the tester.
【0066】被試験回路ブロック1〜3が、試験者の任
意の状態となることで、テストの効率を上げることがで
きる。更に、入力117(φSEL)118(φDA
T)の入力パターンにより各試験ブロックの状態を複合
的に変化させることができ、テストの容易性が高まる。When the circuit blocks to be tested 1 to 3 are brought into the tester's arbitrary state, the efficiency of the test can be improved. Furthermore, input 117 (φSEL) 118 (φDA
The state of each test block can be changed in a complex manner by the input pattern of T), and the easiness of the test is enhanced.
【0067】t3 期間では、入力116(φTCK)の
レベルを(1/3)Vcc以下とすることで(通常はG
ND)、図5および図4のパルス分離回路115ブロッ
クの出力φCLがローレベルとなり、107〜109の
ラッチ回路は全てクリアされ、101〜103のスイッ
チ回路は、全てLSI内部ロジックに従う端子A1〜A
3側になる。During the t 3 period, the level of the input 116 (φTCK) is set to (1/3) Vcc or less (normally G
ND), the output φCL of the pulse separation circuit 115 block of FIGS. 5 and 4 becomes low level, all the latch circuits of 107 to 109 are cleared, and the switch circuits of 101 to 103 are all terminals A1 to A according to the LSI internal logic.
It will be side 3.
【0068】なお、ここでは被試験ブロックをアナログ
回路で示しているがLSI内部回路の特定の入力に接続
して回路動作を外部から既知のものとしてもかまわな
い。Although the block under test is shown as an analog circuit here, the circuit operation may be externally known by connecting to a specific input of the LSI internal circuit.
【0069】また、入力116(φTCK)は、LSI
のリセット入力と共用することで、外部端子数の増加を
防ぐことが可能である。 (実施例3)図10は本発明の他の実施例の主要構成を
表わす図面であり、また図12は、図10の入力及び出
力パターンを示したものである。それぞれの図において
は、センサー出力3個分を例にとって示している。The input 116 (φTCK) is an LSI
By sharing it with the reset input of, it is possible to prevent an increase in the number of external terminals. (Embodiment 3) FIG. 10 is a drawing showing the main construction of another embodiment of the present invention, and FIG. 12 shows the input and output patterns of FIG. In each figure, three sensor outputs are shown as an example.
【0070】図10において、21は、複数の出力端子
を有する半導体装置としての、1次元ラインセンサーで
あり、26はセンサー出力段のアンプを示す。22は出
力段アンプに接続されているマルチプレクサであり、こ
の出力を25のバッファを返して、23の測定装置のA
/Dコンバータ27に入力する。また、1次元ラインセ
ンサー21の出力が3個同時に出力される端子に対し
て、それぞれマルチプレクサ22を接続する。In FIG. 10, 21 is a one-dimensional line sensor as a semiconductor device having a plurality of output terminals, and 26 is an amplifier of the sensor output stage. Reference numeral 22 is a multiplexer connected to the output stage amplifier, which returns 25 outputs of this output to the A of the measuring device of 23.
Input to the / D converter 27. Moreover, the multiplexer 22 is connected to each of the terminals from which three outputs of the one-dimensional line sensor 21 are simultaneously output.
【0071】次に、本発明の動作について説明する。Next, the operation of the present invention will be described.
【0072】図12に示すように、センサー駆動信号
a,bを入力することにより、それに同期してセンサー
出力1,2,3が得られる。そこでセンサー出力の各ビ
ット出力期間中にマルチプレクサ22の切り換え信号
a,bを入力し、マルチプレクサ内のあるスイッチが選
択されている間に、A/Dコンバータ27に対してスト
ローブを入力する。As shown in FIG. 12, by inputting the sensor drive signals a and b, the sensor outputs 1, 2 and 3 are obtained in synchronization with them. Therefore, the switching signals a and b of the multiplexer 22 are input during each bit output period of the sensor output, and the strobe is input to the A / D converter 27 while a certain switch in the multiplexer is selected.
【0073】このことにより、3個の出力がある一次元
ラインセンサーに対して、1回のセンサー駆動信号の入
力で、複数のセンサー出力をA/D変換して取り込むこ
とができる。 (実施例4−1)図13は本発明の一実施例を示す概略
構成図である。また図14は、図13に示すスイッチコ
ントロール33の詳細図である。As a result, with respect to the one-dimensional line sensor having three outputs, a plurality of sensor outputs can be A / D converted and taken in by one input of the sensor drive signal. (Embodiment 4-1) FIG. 13 is a schematic configuration diagram showing an embodiment of the present invention. 14 is a detailed view of the switch control 33 shown in FIG.
【0074】図13,14に於いて、31は外部出力端
子V0 であり、SW1〜nのスイッチマトリックスの出
力が接続されている。32はディジタル入力端子Di
n、33はスイッチコントロールブロック、SC1〜n
はスイッチコントロール信号、SW1〜nはスイッチ、
V1 〜Vn は不図示の半導体装置から出力される信号、
R1〜nは抵抗、Comp1〜nはコンパレータ、AN
1〜nはAND回路、Vrefは基準電圧、dinはD
inの内部信号である。In FIGS. 13 and 14, reference numeral 31 is an external output terminal V 0 , to which the outputs of the switch matrices SW1 to n are connected. 32 is a digital input terminal Di
n and 33 are switch control blocks, SC1 to n
Is a switch control signal, SW1 to n are switches,
V 1 to V n are signals output from a semiconductor device (not shown),
R1 to n are resistors, Comp1 to n are comparators, and AN
1 to n are AND circuits, Vref is a reference voltage, din is D
This is the internal signal of in.
【0075】ここでDinは静的なディジタル入力端子
(例えばモード切り換え等のレベルが一定な信号)であ
り、dinはその入力を波形整形した信号である。Here, Din is a static digital input terminal (for example, a signal whose level is constant for mode switching, etc.), and din is a signal whose waveform is shaped.
【0076】次に、本実施例の動作について述べる。Next, the operation of this embodiment will be described.
【0077】通常動作時においては、Din入力はLo
w及びHighレベルの入力となる。ここでVrefの
値を前記Highレベルとすれば、先の両レベル入力時
にはSC1〜nはすべてLowレベルとなりSW1〜n
を全てOFFさせ、V0 端子をハイインピーダンス状態
とすることができる。In the normal operation, the Din input is Lo.
It becomes the input of w and High level. Here, if the value of Vref is set to the High level, SC1 to n are all set to the Low level at the time of inputting both levels, and SW1 to SWn
Can be turned off to bring the V 0 terminal into a high impedance state.
【0078】テスト時においては、Dinにアナログ的
な信号を入力することでSW1〜nをコントロール可能
にする。例えば、Din端子に、R2両端に発生する電
位内の入力電圧を与えることで、Comp1,2及びA
N1で構成されるウインドウコンパレータは、スイッチ
コントロール信号としてSC1にHighレベルを出力
し、SW1をONさせ、V0 端子にはV1 の信号を出力
することとなる。During the test, SW1 to n can be controlled by inputting an analog signal to Din. For example, by applying an input voltage within the potential generated across R2 to the Din terminal, Comp1, 2 and A
Window comparator constituted by N1 outputs a High level to the SC1 as a switch control signal, SW1 is turned ON, so that the output signals V 1 was in V 0 pin.
【0079】又、R2,R4,Rn-1 でそれぞれのウイ
ンドウコンパレータのウインドウ電圧幅を決定するが、
R1,R3,Rn を挿入することでDin入力がLow
又はHighレベル時にはスイッチを全てOFFし、さ
らに隣接するウインドウコンパレータが同時にHigh
レベルを出力することを防いでいる。Further, the window voltage width of each window comparator is determined by R2, R4 and R n-1 .
Din input becomes Low by inserting R1, R3 and R n
Or at the time of High level, all the switches are turned off, and the adjacent window comparators are simultaneously High.
It prevents the output of the level.
【0080】(実施例4−2)図15は本発明を用いた
他の実施例を示す概略構成図であり、Din入力をスイ
ッチコントロール部33内で波形整形せず、バッファ回
路であるBF1を用いてそれを行なうものである。(Embodiment 4-2) FIG. 15 is a schematic configuration diagram showing another embodiment using the present invention, in which the waveform of the Din input is not shaped in the switch control section 33 and the buffer circuit BF1 is used. Use it to do that.
【0081】又、Din入力信号を内部信号として用い
なければBF1及びdinは不要となる。 (実施例4−3)図16は、スイッチコントロール部3
3を他の方法で構成したブロック図であり、34はクロ
ック入力端子TCK、35はデータ入力端子及び内部信
号入力端子、36はシフトレジスタ、37はPower
Up Clear回路(PUC回路)である。If the Din input signal is not used as the internal signal, BF1 and din are unnecessary. (Embodiment 4-3) FIG. 16 shows a switch controller 3
3 is a block diagram in which 3 is configured by another method, 34 is a clock input terminal TCK, 35 is a data input terminal and an internal signal input terminal, 36 is a shift register, and 37 is Power.
It is an Up Clear circuit (PUC circuit).
【0082】通常動作時において、TCK端子34は一
定レベルに固定され、シフトレジスタ36はPUC回路
37により初期化される為、スイッチコントロール信号
SC1〜nは全てLowレベルとなり、スイッチはOF
Fする。In the normal operation, the TCK terminal 34 is fixed at a constant level and the shift register 36 is initialized by the PUC circuit 37, so that the switch control signals SC1 to SCn are all at the low level and the switch is OF.
F
【0083】テスト時においては、Din2入力端子に
データを入力し、TCK端子にクロックを入力すること
で、SC1から順にHighレベルとし、スイッチを1
つずつONさせる。At the time of test, data is input to the Din2 input terminal and a clock is input to the TCK terminal to sequentially set the high level from SC1 and set the switch to 1
Turn on each one.
【0084】これにより、前述した実施例と同じよう
に、V1 〜Vn を順次、単一の出力端子V0 に出力させ
ることができる。As a result, V 1 to V n can be sequentially output to the single output terminal V 0 , as in the above-described embodiment.
【0085】[0085]
(効果1)以上説明したように、本発明の構成によれ
ば、2つの縦続接続された機能ブロックの間に直列接続
された2つのスイッチ素子を配置し、それらのスイッチ
素子の機能が、前段ブロックの試験モードと後段ブロッ
クの試験モードにおいて、同時に確認できるので、試験
効率の向上、及び試験の信頼性が向上するという効果が
ある。(Effect 1) As described above, according to the configuration of the present invention, two switching elements connected in series are arranged between two cascade-connected functional blocks, and the functions of these switching elements are Since the confirmation can be performed simultaneously in the block test mode and the subsequent block test mode, there is an effect that the test efficiency is improved and the test reliability is improved.
【0086】(効果2)また以上説明したように、本発
明によれば、1つの半導体装置の各被試験ブロックの状
態を任意の状態にすることができ、更に、特定のブロッ
クはLSI内部に追従する様な設定もすることができ
る。これによりテストの容易化をすることができ、テス
ト時間の短縮をはかることができる。(Effect 2) As described above, according to the present invention, the state of each block under test of one semiconductor device can be set to an arbitrary state, and a specific block can be stored in the LSI. You can also set it to follow. As a result, the test can be facilitated and the test time can be shortened.
【0087】また、入力パターンは内部に入れるラッチ
回路の数だけあれば良く、従来のように長大なパターン
を多数作る必要はなくなるため、パターン作成が簡単に
なり、それに関わる労力と時間を削減することができ
る。Further, since the input pattern only needs to have the number of latch circuits to be inserted therein, it is not necessary to prepare a large number of long patterns as in the conventional case, so that the pattern creation is simplified and the labor and time involved therein are reduced. be able to.
【0088】また、試験パターン入力時のクロックを、
半導体装置のリセット入力等と共通とすることにより、
半導体装置の端子数の増加を抑えることができる。The clock for inputting the test pattern is
By sharing it with the reset input of the semiconductor device,
It is possible to suppress an increase in the number of terminals of the semiconductor device.
【0089】(効果3)また以上説明したように、複数
の出力端子を有する半導体装置として、n個出力がある
1次元ラインセンサーに対して、センサー出力と同期し
て駆動させるマルチプレクサを使用して、それぞれのセ
ンサー出力を切り換え、A/Dコンバータにデータを取
り込むことにより、1回の駆動信号の入力でn個分のデ
ータを得ることができる。このことにより、従来n回の
駆動信号の入力によりかかっていた長大なテスト時間の
短縮ができる効果が得られる。(Effect 3) As described above, as a semiconductor device having a plurality of output terminals, a multiplexer for driving a one-dimensional line sensor having n outputs in synchronization with the sensor output is used. By switching the respective sensor outputs and loading the data into the A / D converter, it is possible to obtain n pieces of data with one input of the drive signal. As a result, it is possible to obtain an effect that a long test time, which has been conventionally required by inputting a drive signal n times, can be shortened.
【0090】(効果4)更にまた、以上説明したよう
に、一つの出力端子にスイッチマトリックスを設け、こ
れにより、複数の半導体装置の信号を選択して出力する
ことにより、以下の効果を得ることができる。(Effect 4) Furthermore, as described above, the switch matrix is provided at one output terminal, and the signals of a plurality of semiconductor devices are selected and output, whereby the following effects can be obtained. You can
【0091】1.半導体装置の端子数を増大させない
為、パッケージのコストダウン、実装面積の縮小が可能
となる。1. Since the number of terminals of the semiconductor device is not increased, the cost of the package and the mounting area can be reduced.
【0092】2.端子として出力することが不可能であ
った信号でも、テストすることが可能となる。2. It is possible to test even a signal that could not be output as a terminal.
【図1】本発明の実施例の概略構成図FIG. 1 is a schematic configuration diagram of an embodiment of the present invention.
【図2】本発明の他の実施例の概略構成図FIG. 2 is a schematic configuration diagram of another embodiment of the present invention.
【図3】従来例の概略構成図FIG. 3 is a schematic configuration diagram of a conventional example.
【図4】本発明の実施例の概略構成図FIG. 4 is a schematic configuration diagram of an embodiment of the present invention.
【図5】本実施例のクロック入力のパルス分離回路を示
す図FIG. 5 is a diagram showing a clock input pulse separation circuit of the present embodiment.
【図6】パルス分離回路の動作タイミングチャートFIG. 6 is an operation timing chart of the pulse separation circuit.
【図7】本実施例の信号選択回路を示す図FIG. 7 is a diagram showing a signal selection circuit of this embodiment.
【図8】信号選択回路の真理値表FIG. 8 is a truth table of the signal selection circuit.
【図9】本実施例の各動作を示すタイミングチャートFIG. 9 is a timing chart showing each operation of the present embodiment.
【図10】本発明の実施例の構成図FIG. 10 is a configuration diagram of an embodiment of the present invention.
【図11】従来の構成図FIG. 11 is a conventional configuration diagram.
【図12】本発明の実施例のタイミング図FIG. 12 is a timing diagram of an embodiment of the present invention.
【図13】本発明の半導体装置のテスト回路の一実施例
を示すブロック図FIG. 13 is a block diagram showing an embodiment of a test circuit for a semiconductor device of the present invention.
【図14】スイッチコントロール部の実施例の回路図FIG. 14 is a circuit diagram of an embodiment of a switch control unit.
【図15】本発明のテスト回路の他の実施例のブロック
図FIG. 15 is a block diagram of another embodiment of the test circuit of the present invention.
【図16】スイッチコントロール部の他の実施例の回路
図FIG. 16 is a circuit diagram of another embodiment of the switch control unit.
1 機能ブロックA 2 機能ブロックB 3 機能ブロックAの出力端子 4 機能ブロックBの入力端子 5,6,10 3ステートバッファ 7,8,11 3ステートバッファの制御信号線 9 試験用入出力端子 12〜15 スイッチ素子 16〜19 スイッチ素子の制御信号線 21 1次元ラインセンサー 22 マルチプレクサ 23 測定装置 24 リードリレー 25 バッファ 26 センサー出力段バッファ 27 A/Dコンバータ 31 外部出力端子 32 ディジタル入力端子 33 スイッチコントロールブロック 34 シフトレジスタクロック入力端子 35 ディジタル入力端子 36 シフトレジスタ 37 Power Up Clear回路 SC1〜n スイッチコントロール信号 SW1〜n スイッチ V1 〜n 信号 R1〜n 抵抗 Comp1〜n コンパレータ AN1〜n AND回路 Vref 基準電圧 din Din入力の波形整形した信号 din2 Din2入力の波形整形した信号 BF1,2 バッファ回路 101〜103 スイッチ回路(信号選択回路) 104〜106 ラッチ回路(外部信号保持手段) 107〜109 クリア端子付ラッチ回路(信号選択
保持手段) 115 レベル選択付きクロック入力回路によるパル
ス分離回路(信号保持制御手段)1 Functional Block A 2 Functional Block B 3 Output Terminal of Functional Block A 4 Input Terminal of Functional Block B 5,6,10 3 State Buffer 7,8,11 3 State Buffer Control Signal Line 9 Test Input / Output Terminal 12〜 15 switch elements 16 to 19 control signal lines for switch elements 21 one-dimensional line sensor 22 multiplexer 23 measuring device 24 reed relay 25 buffer 26 sensor output stage buffer 27 A / D converter 31 external output terminal 32 digital input terminal 33 switch control block 34 shift register clock input terminal 35 a digital input terminal 36 shift register 37 Power Up Clear circuit SC1~n switch control signal SW1~n switch V 1 ~n signal R1~n resistance Comp1~n con Translator AN1 to n AND circuit Vref Reference voltage din Din Input waveform shaped signal din2 Din2 input waveform shaped signal BF1, Buffer circuit 101 to 103 Switch circuit (signal selection circuit) 104 to 106 Latch circuit (external signal holding means) ) 107 to 109 Latch circuit with clear terminal (signal selection / holding means) 115 Pulse separation circuit by clock input circuit with level selection (signal holding / controlling means)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松野 靖司 東京都大田区下丸子3丁目30番2号 キヤ ノン株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Yasushi Matsuno 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc.
Claims (15)
試験装置において、 縦続接続された2つの前記機能ブロックの前段のブロッ
クの出力端子と後段のブロックの入力端子との間に設け
られた、直列に接続された2個のスイッチ素子と、 前記2個のスイッチ素子の接続点と外部端子との間に設
けられた、2個の3ステートバッファが互いに逆方向に
並列接続された構成の双方向バッファ回路と、を有する
ことを特徴とする半導体装置の試験装置。1. A test device for a semiconductor device including a plurality of functional blocks, wherein a serial connection is provided between an output terminal of a block in the preceding stage and an input terminal of a block in the subsequent stage of two functional blocks connected in series. Two switch elements connected to each other, and two three-state buffers provided between the connection point of the two switch elements and an external terminal and connected in parallel in opposite directions. A test apparatus for a semiconductor device, comprising: a buffer circuit.
は、試験モード制御信号により、前記前段機能ブロック
の出力に接続された前記スイッチ素子を短絡し、前記後
段機能ブロックの入力に前記接続されたスイッチ素子は
開放し、前記双方向バッファ回路を出力モードとして前
記前段機能ブロックの出力信号を前記外部端子に出力
し、 前記後段ブロックの試験モード時には、試験モード制御
信号により、前記前段機能ブロックの出力に接続された
前記スイッチ素子を開放し、前記後段機能ブロックの入
力に接続された前記スイッチ素子は短絡し、前記双方向
バッファ回路を入力モードとして、前記外部端子より入
力された試験信号を前記後段機能ブロックに入力し、 通常の動作モード時には、試験モード制御信号により、
前記2つのスイッチ素子を短絡し、前記双方向バッファ
回路は双方向とも遮断し、前記前段機能ブロックの出力
信号を前記2つのスイッチ素子を通して前記後段機能ブ
ロックに入力することを行なう試験制御手段を有するこ
とを特徴とする請求項1に記載の半導体装置の試験装
置。2. In the test mode of the preceding functional block, the switch element connected to the output of the preceding functional block is short-circuited by a test mode control signal, and the switch element connected to the input of the following functional block is connected. Open and output the output signal of the preceding functional block to the external terminal in the output mode of the bidirectional buffer circuit, and connect to the output of the preceding functional block by the test mode control signal in the test mode of the latter block. The switch element connected to the input of the latter-stage functional block is short-circuited, the bidirectional buffer circuit is set to the input mode, and the test signal input from the external terminal is input to the latter-stage functional block. Input to the test mode control signal during normal operation mode.
There is a test control unit that short-circuits the two switch elements, disconnects the bidirectional buffer circuit from both directions, and inputs the output signal of the preceding functional block to the following functional block through the two switching elements. The semiconductor device testing apparatus according to claim 1, wherein:
スイッチ素子が3ステートバッファであることを特徴と
する請求項1に記載の半導体装置の試験装置。3. The semiconductor device testing apparatus according to claim 1, wherein the switch element connected to the preceding functional block is a 3-state buffer.
基板上に形成され、同一の半導体素子とされることを特
徴とする請求項1又は2に記載の半導体装置の試験装
置。4. The test device for a semiconductor device according to claim 1, wherein the test device is formed on the same substrate as the semiconductor device, and is made the same semiconductor element.
ロックを含む半導体装置の試験装置において、 前記回路ブロックを制御する信号として、外部信号を入
力するか、半導体装置の内部信号を入力するかを選択す
る信号選択手段と、 外部から入力された前記信号選択手段の制御信号を、前
記信号選択手段に出力するとともに、その状態を保持す
る信号選択保持手段と、 前記外部信号を、前記被試験回路ブロックに出力すると
ともに、その状態を保持する外部信号保持手段と、 外部から入力された3値信号により、前記信号選択保持
手段と前記外部信号保持手段とを制御する信号保持制御
手段と、を有し、 任意の前記回路ブロックにのみ外部信号を入力し、それ
以外の前記回路ブロックは半導体装置の内部信号を入力
して試験が行なわれることを特徴とする半導体装置の試
験装置。5. A semiconductor device test apparatus including a digital circuit block and an analog circuit block, a signal for selecting whether to input an external signal or an internal signal of the semiconductor device as a signal for controlling the circuit block. A selection unit, a control signal of the signal selection unit input from the outside, is output to the signal selection unit, and a signal selection holding unit that holds the state, and the external signal is output to the circuit block under test. And an external signal holding means for holding the state, and a signal holding control means for controlling the signal selection holding means and the external signal holding means by a ternary signal input from the outside, An external signal is input only to the circuit blocks of, and the other circuit blocks are tested by inputting internal signals of the semiconductor device. Testing apparatus wherein a and.
ールするデジタル信号を、前記外部信号による任意のレ
ベルとするか、前記半導体装置内部のロジックに発生し
た前記内部信号とするかを選択する、前記信号選択手段
としての、スイッチ回路と、 前記各スイッチ回路の選択状態を保持し、更に、テスト
時以外の通常動作時には前記各スイッチ回路に前記内部
信号を選択させる、前記信号選択保持手段としての、リ
セット付のラッチ回路と、 前記各アナログ回路ブロックをコントロールする、外部
からのデジタル信号レベルを保持する、前記外部信号保
持手段としての、ラッチ回路と、 上記各ラッチ回路にデータを時系列で送り、前記スイッ
チ回路の状態を保持する前記ラッチ回路のリセット入力
をコントロールするための、前記信号保持制御手段とし
ての、レベル選択付きのクロック入力回路とを含んで構
成されることを特徴とする請求項5に記載の半導体装置
の試験装置。6. The signal selection for selecting whether a digital signal for controlling each of the analog circuit blocks is an arbitrary level according to the external signal or the internal signal generated in a logic inside the semiconductor device. A switch circuit as a means, holding the selection state of each of the switch circuits, and further causing each of the switch circuits to select the internal signal at the time of normal operation other than the test time, as a signal selection holding means, with reset Latch circuit, which controls each of the analog circuit blocks, holds a digital signal level from the outside, serves as the external signal holding unit, and sends data to each of the latch circuits in time series, and the switch The signal holding circuit for controlling the reset input of the latch circuit which holds the state of the circuit. 6. The semiconductor device testing apparatus according to claim 5, further comprising a clock input circuit with level selection as a holding control means.
れて集積化されていることを特徴とする請求項5又は6
に記載の半導体装置の試験装置。7. The test device is integrated and built in the semiconductor device.
The semiconductor device testing device according to 1.
ロックの入力端子を兼ねることを特徴とする請求項6に
記載の半導体装置の試験装置。8. The semiconductor device testing apparatus according to claim 6, wherein a reset terminal of the semiconductor device also serves as an input terminal of the clock.
験装置において、 前記半導体装置の複数の出力端子と接続されたマルチプ
レクサと、 該マルチプレクサの出力をA/D変換する単一のA/D
変換器と、 前記半導体装置の駆動信号に同期した前記マルチプレク
サへの制御信号により、前記複数の出力端子の出力信号
を切り換えて前記A/D変換器に入力する手段と、を有
することを特徴とする半導体装置の試験装置。9. A testing device for a semiconductor device having a plurality of output terminals, wherein a multiplexer connected to the plurality of output terminals of the semiconductor device and a single A / D for A / D converting the output of the multiplexer.
A converter and means for switching the output signals of the plurality of output terminals and inputting them to the A / D converter according to a control signal to the multiplexer synchronized with a drive signal of the semiconductor device. Semiconductor device testing equipment.
有する一次元ラインセンサーであり、 該センサーの1Bit分のセンサー出力時に、前記複数
の出力端子からの出力を、前記マルチプレクサで切り換
えて、該センサー駆動信号の1回の入力時に前記複数の
出力端子の出力感度測定を行なうことを特徴とする請求
項9に記載の半導体装置の試験装置。10. The semiconductor device is a one-dimensional line sensor having a plurality of output terminals, and when the sensor outputs one bit of the sensor, outputs from the plurality of output terminals are switched by the multiplexer, 10. The semiconductor device testing apparatus according to claim 9, wherein the output sensitivity of the plurality of output terminals is measured when the sensor drive signal is input once.
選択して単一の出力端子に出力する手段と、 試験時以外の時に、前記出力端子をハイインピーダンス
状態とする手段と、を有することを特徴とする半導体装
置の試験装置。11. A semiconductor device comprising: means for selecting a plurality of signals under test inside a semiconductor device to output to a single output terminal; and means for putting the output terminal in a high impedance state at times other than a test. A semiconductor device testing apparatus characterized by the above.
端子に出力する手段として、 前記複数の信号出力と前記単一の出力端子とをそれぞれ
接続する複数のスイッチ手段と、 各の前記スイッチ手段をONすることにより、前記複数
の信号のいずれかを選択して、前記出力端子に出力する
スイッチ制御手段と、を有することを特徴とする請求項
11に記載の半導体装置の試験装置。12. As a means for selecting the plurality of signals and outputting them to a single output terminal, a plurality of switch means for connecting the plurality of signal outputs and the single output terminal, respectively, and 12. The semiconductor device test apparatus according to claim 11, further comprising a switch control unit that selects any one of the plurality of signals by turning on the switch unit and outputs the selected signal to the output terminal.
性の異なる複数のウインドコンパレータから成ることを
特徴とする請求項12に記載の半導体装置の試験装置。13. The semiconductor device testing apparatus according to claim 12, wherein the switch control means comprises a plurality of window comparators having different input voltage characteristics.
タであり、クロック信号によって、スイッチ制御信号を
順次出力することを特徴とする請求項12に記載の半導
体装置の試験装置。14. The semiconductor device testing apparatus according to claim 12, wherein the switch control means is a shift register, and the switch control signals are sequentially output according to a clock signal.
基板上に構成されていることを特徴とする請求項12に
記載の半導体装置の試験装置。15. The test apparatus for a semiconductor device according to claim 12, wherein the test apparatus is formed on the same substrate as the semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4238863A JPH0666890A (en) | 1992-08-17 | 1992-08-17 | Test device for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4238863A JPH0666890A (en) | 1992-08-17 | 1992-08-17 | Test device for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0666890A true JPH0666890A (en) | 1994-03-11 |
Family
ID=17036385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4238863A Pending JPH0666890A (en) | 1992-08-17 | 1992-08-17 | Test device for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0666890A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7842926B2 (en) | 2003-11-12 | 2010-11-30 | Micronic Laser Systems Ab | Method and device for correcting SLM stamp image imperfections |
-
1992
- 1992-08-17 JP JP4238863A patent/JPH0666890A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7842926B2 (en) | 2003-11-12 | 2010-11-30 | Micronic Laser Systems Ab | Method and device for correcting SLM stamp image imperfections |
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