JPS6142156A - ガラス封止形半導体パツケ−ジ - Google Patents

ガラス封止形半導体パツケ−ジ

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JPS6142156A
JPS6142156A JP16368484A JP16368484A JPS6142156A JP S6142156 A JPS6142156 A JP S6142156A JP 16368484 A JP16368484 A JP 16368484A JP 16368484 A JP16368484 A JP 16368484A JP S6142156 A JPS6142156 A JP S6142156A
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semiconductor
lid
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semiconductor package
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路素子を収納する半導体パフケー
ジに関し、特にガラス溶着によってパッケージの封止を
行なうガラス封止形半導体パフケージに関するものであ
る。
従来、半導体素子、特に半導体集積回路素子を収納する
ためのパフケージはjllllおよび9J2図に示すよ
うに、絶縁基体1と蓋体2とから成る絶縁容器3と、該
容器3内に収納される半導体素子4と外部回路(図示せ
ず)とを電気的に接続するための外部リード端子5とに
より構成されており、基体lおよび蓋体2の相対向する
主面にあらかじめ封止用のガラス層6a、6bを形成し
、該ガラス層6a、6b間に外部リード端子5を挾持さ
せ、ガラス層6a、6bを溶融一体化させることによっ
て内部に半導体素子4を気密に封止している。この半導
体パフケージにおいては半導体素子4の気密封止を完全
に行うためにガラス1i6a、5bが基体l及び蓋体2
の相対向する主面のほぼ全面(半導体素子収納部を除く
)にわたって同一厚みに形成されており、該ガラスJ!
i6a、6bを加熱溶融させて絶縁容器3内の半導体素
子4を封止する場合、その溶融ガラスと金属とのぬれ性
が良いことから外部リード端子5をったって絶縁容器3
の外側に流出し、絶縁容器3の側端面部と外部リード端
子5との間でガラスの張り出し部(膨出部)7を形成す
る。そのため、この半導体パフケージでは気密封止完了
後、外部リード端子5と外部回路との接続のために外部
リード端子5を垂直に折り曲げると、その折り曲げ応力
が膨出部7に集中し、該膨出部7のガラスにクラック、
破損等を発生してしまうという欠点を有していた。また
、との膨出部7に発生したクラックは絶縁容器3中のガ
ラスにも拡散成長し、内部に収納した半導体素子4を完
全に気密に封止することができないという欠点も有して
いた。更に、絶縁容器3の側端面部に膨出部7が形成さ
れているため外部リード端子5を絶縁容器3の側端面部
に近接して折り曲げることができず、半導体装置のコン
パクト化が達成されないという欠点も有していた。
斯様な現状に鑑みて、本出願人は先に実開昭58年第1
40641号公報によって封止用ガラスによる膨出部の
発生を皆無とし、これに伴って内部に収納される半導体
素子の気密封止を維持するために膨出部のガラスのクラ
ック発生を防ぎ、且つ小型の半導体装置が得られる半導
体パッケージを提案した。即ち、第3図乃至第5図は実
開昭58年第140641号公報に基づく図面であり、
絶縁基体8と蓋体9とから成る絶縁容器10と、該容器
lo内に収納される半導体素子4と外部リード端子5と
により構成されており、前述の第1図及び第2図と同様
に封止用のガラス層11a、txbを形成し、ガラス層
11a、txb間に外部リード端子5を挾持させ、ガラ
ス層11a、llbを溶融一体化させることによって内
部に半導体素子4を気密に封止している。
この半導体パッケージにおいては、外部リード端子5を
挾持する基体8及び蓋体9の相対向する主面のうち側端
面角部を欠除させることが特徴であり、第3図によれば
基体8及び蓋体9の相対向する主面のうち側端面角部を
すべて面取りして斜面部12.13を形成している。
かかる半導体パッケージによれば、絶縁容器1゜を気密
封止するために外部リード端子5を基体8及び蓋体9で
挾持した場合、第4図に示すように基体8及び蓋体9と
外部リード端子5との間に、基体8及び蓋体9の側端面
より内側に空間A(断面三角状)を形成することとなる
。これにより、基体8及び蓋体9と外部リード端子5間
に介在するガラス層i1a 、 111)は加熱溶融さ
れても、その表面張力によって空間A内に止まる作用を
受け、第5WJに示す通り、絶縁容器lOの側端面より
膨出することはない。
従ってこの4導体パフケージは絶縁容器の側端面部と外
部リード端子との間に封止ガラスにょる膨出部を形成す
ることがないため封止完了後、外部リード端子を折り曲
げても該折り曲げ応力によって封止ガラスにクラックを
発生することはなく、内部に収納した半導体素子を完全
に気密に封止でき、また外部リード端子を絶縁容器の側
端面近傍で折り曲げることも可能であり半導体装置の小
型化が図れる。
しかしながら、本発明者は上述に基いて前記側端面角部
を欠除したことによる利点を確認しながらも絶縁容器の
側端面より膨出しないようにするために必要な斜面部の
形状や大きさ等の条件については何ら設定してあらず、
次に述べる問題も含めて前記側端面角部を数値限定する
必要がある。
更に、前記半導体パッケージによれば内部に収容した半
導体素子を十分に気密封止することができても、半導体
素子や半導体装置に要求される特性が非常に厳しくなる
ような過酷な条件においては半導体パッケージ自体の信
頼性が益々要求されてきてセリ、特に気密封止特性を一
層向上させることが′重要である。
加えて、前記半導体パッケージにおいては基体と蓋体を
固着することができても、大量の半導体装置を高速且つ
効率的に生産するという高速自動化ラインによると半導
体装置のライン搬送中、しばしば、基体もしくは蓋体に
物理的衝撃が加わり、基体と蓋体がずれたり、剥れたり
することが発生し、製品歩留りを落としている。
また、前述の半導体パッケージについて、基体や蓋体の
側端面部に斜面部を設けるため比較的量産lこ向く乾式
プレス成形を用いた場合、次に述べるような難点があり
、実用化に支障が出てくる。
即ち、9J6図のプレス成型機によればセラミック基板
の所望の型14を有する基台15、並びに上下間のプレ
スを行なう上部パンチ16及び下部パンチl7から構成
しており、 これらに囲続されたセラミック粉体18を
乾式プレスして所望形状の基体や蓋体にする。そして基
体や蓋体多ζ斜面部を形成するには下部パンチ17に斜
面部に対応する突出部19を設けてプレスすることにな
るが、 このプレス圧は7〜8ton/Jにもなるため
突出部19には矢印a方向にも力が加わる。ところが突
出部19は先細りに厚みが非常に小さいため長期間この
プレス成型機を使用すると粉体18を押し固める圧力に
負けて折れてしまうという問題が生じた。
本発明は叙上に鑑み完成されたものであり、その目的は
封止用ガラスが絶縁容器の側端面より膨出せず、且つ小
型の半導体装置が得られる半導体/f7ケージを提供す
ることにある。
本発明の他の目的は内部に収納した半導体素子の気密封
止を高めると共に基体と蓋体を一段と強く固着した高性
能且つ高信頼性の半導体パッケージを提供することにあ
る。
本発明の更に他の目的は上記の目的を達成した半導体パ
フケージを製作するについて、基体及び蓋体のプレス成
型を実用上可能とし、製造歩留りを向上せしめた半導体
パッケージを提供することにある。
本発明は、絶縁基体と蓋体との間に外部リード端子を挾
持しガラス溶着によって内部に半導体素子を封止するが
ラス封止形半導体パッケージにおいて、基体及び蓋体の
相対向する主面のうち少なくとも一方の側端面角部に深
さを0.1111以上とし且つ奥行きを0.2 txt
以上となるように切り欠いて段部を形成したことを特徴
とするものである。
以下、本発明を第7図乃至第11図に基づいて詳細に説
明する。
尚、図中、先行技術と同一箇所には同一符号が付しであ
る。
第7図乃至第9図は本発明のガラス封止形半導体パッケ
ージの一実施例を示し、20はセラミック。
ガラス等の電気絶縁材料から成るパッケージ基体、21
は同じく電気絶縁材料から成る蓋体である。
この基体20と蓋体21とにより絶縁容器22が構成さ
れる。
前記基体20及び蓋体21にはそれぞれその中央部に半
導体素子を収納するための凹部が形成してあり、基体2
0の凹部底面には半導体素子4が樹脂、ガラス、ロウ材
等の接着材を介して取着固定される。
前記基体20及び蓋体21にはその相対向する主面に封
止用のガラス112aa、23″Dがそれぞれ形成され
てあり、ガラスJl 23a 、 23bを加熱溶融さ
せ一体化させることにより絶縁容器22内の半導体素子
4を気密に封止する。前記ガラス層23a 、 23b
は例えば低融点のガラスから成り、ガラス粉末に適当な
溶剤を添加して得たガラスペーストを従来周知の厚膜手
法を採用することにより基体20及び蓋体21の相対向
する主面に形成される。
また、前記基体20と蓋体21との間には導電性材料、
例えばアルミニウムCAJ’)、銅(Cu)、コバール
(Fe −Ni −co )等の金属から成る外部リー
ド端子5が配されて怠り、外部リード端子5は半導体素
子4の各電極がワイヤ24を介し電気的に接続され、外
部リード端子5を外部回路に接続することにより半導体
素子4が外部回路と接続されることになる。
前記外部リード端子5は絶縁容器22がガラス層23a
、 231)を溶融一体化させて気密封止する際に同時
に基体20と蓋体21の間に取着される。
かくして、この半導体パッケージによれば基体20の凹
部底面に半導体素子4を取着固定するとともに半導体素
子4の各電極をワイヤ24により外部リード端子5に接
続させた後、基体20と蓋体21にあらかじめ形成して
おいたガラス層23a 、 23bを加熱溶融させ、一
体化させることによりその内部シこ半導体素子を気密に
封止する。
本発明lこおいては、外部リード端子5を挾持する基体
20及び蓋体21の相対向する主面のうち側端面角部に
所定の大きさの段部を形成することが重要である。
即ち、例えば第7図及び第8図に示す実施例では基体2
0及び蓋体21の相対向する主面のうち側端面角部にテ
ーパBを備えた段部25を形成した。
これにより、絶縁容器22を気密封止するために外部リ
ード端子5を基体2o及び蓋体21に挾持した場合、9
J8Fi!Jに示すように基体2o及び蓋体21と外部
リード端子5との間に基体2o及び蓋体21の側端面よ
り内側に空間Cを形成することになる。
そして、この空間Cを形成するについては段部25を所
定の大きさにする必要がある。例えば、基体20及び蓋
体21のそれぞれに右ける段部25の拡大断面図を表わ
す第9図によれば、側端面角部に切り欠きの深さDを0
.1 st以上とし且つ切り欠きの奥行きLを02厘以
上となるように形成した場合、基体20及び蓋体21と
外部リード端子5間に介在するガラス層23a、  2
3bは加熱溶融されても、第10図が示す通り、単に側
端面角部を面取りして斜面部を形成するよりもガラス層
が側端面より膨出することが全く無く、顕著に改善され
ることが判った。更に、後述の実施例が示す通り、内部
に収容した半導体素子の気密封止を顕著に高め且つ基体
20と蓋体21を一段と強く固着することができること
を確認した。
また、本発明の半導体パッケージについて、基体20や
蓋体21の側端面部に段部を形成するため量産に向く乾
式プレス成形を行う場合、第1図のプレス・成型機によ
れば、セラミック基板の所望の型14を有する基台15
、並びに上下間のプレスを行う上部パンチ16及び下部
バンチ1γから構成しており、これらに囲続したセラミ
ック粉体18を乾式プレスして所望形状の基体や蓋体に
する。そして、基体20や蓋体21に段部を形成するた
めに下部バンチ1τに段部に対応する突出部1gを設け
てプレスする。このプレス圧は突出部19′に対して矢
印a′方向にも7〜8jOn/cdの大きさで加わるが
、突出部19′の厚みが比較的大きいためプレス圧に負
けることもなく破損が防止できる。
また第12図乃至第14図は本発明の実施例に用いる基
体や蓋体において、側端面角部に切り欠きの深さD6及
び切り欠きの奥行きLの段部を形成するに際して変形態
様を示している。これらの段部形状においても、封止ガ
ラスの溶融に伴う膨出が有効に防止できることは勿論の
事、前述の実施例と同様に基体と蓋体のそれぞれの段部
に介在される封止用ガラス量を多くすることができ、そ
の結果、内部に収容した半導体素子の気密封止を顕著に
高め且つ基体と蓋体を一段と強く固着することができる
更にまた、第15図に示すように基体や蓋体のそれぞれ
に形成した段部の大きさを変えても何ら差支えない。
本発明によれば、最適態様として基体及び蓋体の両方に
段部を成す側端面角部を形成したが、後述の実施例が示
す通り、基体と蓋体のいずれか一方だけに段部を成す側
端面角部を形成してもよい。
この片側段部についてもD≧Q、I麿、L≧0.2 m
の設定条件を満たすことにより、内部に収容した半導体
素子の気密封止を顕著に高め且つ基体と蓋体を一段と強
く固着することができた。
次に本発明の実施例を述べる。
プレス成型機を用いて36.8 X 14.7 X L
9 mの基体20と36.8 X 14.7 X L3
 aの蓋体21を製作すルニ際して第9図に示す如(テ
ーパ面Bが約45″となるようにして段部を形成した。
そして、基体加及び蓋体21の相対向する主面にガラス
層23a、 23bを厚膜手法により約30〜40μm
の厚みで塗布し、次いで基体20と蓋体21の間に外部
リード端子5を介し、この外部リード端子5をガラス層
23a。
231)で溶融一体化させて外部リード端子5を基体2
0と蓋体21の間に取着する。
かくして、第1表に示す通り基体20及び蓋体2工のそ
れぞれに出来た大きさの違う段部をもつ半導体パフケー
ジについて気密封止テスト及び基体と蓋体の固着強度テ
スト、並びにガラスはみ出し量の測定を行った。
気密封止テストはMIL −STD −883−MET
HOD1014によるHeリーク試験を行った。、即ち
、同一条件により製作した60個の半導体パッケージに
ついて0 、100℃のヒートサイクルを15回以上繰
り返し、その後8気圧のHeガス雰囲気に30分以上置
き、次いで真空雰囲気に置いてHe原子の数を測定した
。 He原子の実測リーク率が5X10cO/SθC以
上を不合格として合格率を求めた。
基体と蓋体の固着強度テストはMIL −STD −9
83B −METE!OD 2024.2によるトルク
強度テストを行い、またガラスはみ出し量の測定は50
倍の双限顕微鏡により半導体パフケージの側端面よりは
み出した最大の長さを測った。尚、このテスト及び測定
はいずれも同一条件により製作した20個の半導体パッ
ケージについて平均値を求めた。
第1表から明らかな通り、試料番号5乃至111cつい
ては基体及び蓋体の両方に本発明に示した段部を形成し
たため、気密封止特性及び基体と蓋体との固着強度に顕
著な向上が認められ、更にガラス層が半導体パッケージ
の側端面より膨出することは全くなかった。
試料番号12乃至14についても気密封止特性及び固着
強度に優れた値を得ることができたが、主としてリード
端子と蓋体の間にあるガラスが半導体パッケージの側端
面よりはみ出しているのが認められた。
試料番号1乃至4についてはいずれのテスト及び測定も
満足のいく値が得られなかった。
以上の通り、本発明の半導体パッケージによれば基体及
び蓋体の相対向する主面のうち側端面角部を所定の大き
さの段部となるように切り欠くことが重要であり、これ
によりガラスのはみ出しがなく、気密封止特性及び固着
強度に優れた高性能且つ高信頼のガラス封止形半導体パ
フケージが提供される。
更に、本発明の半導体パッケージを乾式プレスとて製作
するに際して長期間に亘って安定したプレス成型を可能
とし、製造歩留りを向上せしめたガラス封止形半導体パ
ッケージが提供される。
【図面の簡単な説明】
第1図は従来の半導体パッケージの一興体例を示す分解
斜視図、第2図は第1図の半導体パッケージを用いた半
導体装置を示す断面図、第3図は先に提案された半導体
パッケージの一興体例を示す分解斜視図、第4図は第3
図に示したガラス封止形半導体パッケージにおける封止
前の状態を示す一部拡大図、第5図は第3図に示したガ
ラス封止形半導体パッケージを用いた半導体装置を示す
断面図、9J6図は第3図に示したガラス封止形半導体
パッケージの基体及び蓋体を製作するプレス成型機の主
要断面図、第7図は本発明の半導体パッケージの実施例
を示す分解斜視図、第8図は第7図に示すガラス封止形
半導体パッケージにおける封止前の状態を示す一部拡大
図、第9図は第7図に示すがラス封止形半導体パッケー
ジにおける基体及び蓋体の段部の大きさを示す一部拡大
図、第10図は第7図に示したガラス封止形半導体パフ
ケージを用いた半導体装置を示す断面図、第11図は第
7図に示したガラス封止形半導体パッケージの基体及び
蓋体を製作するプレス成型機の主要断面図、第12図乃
至第15図は本発明の半導体パフケージにおける基体及
び蓋体の段部の変形例を示す一部拡大部である。 D・・・切り欠きの深さ、L・・・切り欠きの奥行き、
1.8.20・・・基体、2,9.21−・・蓋体、3
,10.22・・・絶縁容器、4・・・半導体素子、5
・・・外部リード端子、6a、 6b、 lla、 f
lb、 23a、 23b・−・ガラス層、A、C・・
・空ぼ、B・・・テーパ、19 、19’・・・突出部

Claims (1)

    【特許請求の範囲】
  1.  絶縁基体と蓋体との間に外部リード端子を挾持しガラ
    ス溶着によつて内部に半導体素子を封止するガラス封止
    形半導体パッケージにおいて、前記基体及び蓋体の相対
    向する主面のうち少なくとも一方の側端面角部に深さ(
    D)を0.1mm以上とし且つ奥行き(L)を0.2m
    m以上となるように切り欠いて段部を形成したことを特
    徴とするガラス封止形半導体パッケージ。
JP16368484A 1984-08-02 1984-08-02 ガラス封止形半導体パツケ−ジ Pending JPS6142156A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62244152A (ja) * 1986-04-16 1987-10-24 Narumi China Corp 半導体パッケージ用セラミック基板
US4796083A (en) * 1987-07-02 1989-01-03 Olin Corporation Semiconductor casing
US5214246A (en) * 1989-06-23 1993-05-25 Egide S.A. Grooved package for hybrid components

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62244152A (ja) * 1986-04-16 1987-10-24 Narumi China Corp 半導体パッケージ用セラミック基板
US4796083A (en) * 1987-07-02 1989-01-03 Olin Corporation Semiconductor casing
US5214246A (en) * 1989-06-23 1993-05-25 Egide S.A. Grooved package for hybrid components

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