JPH0666050B2 - ソート処理方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はソート処理方法に関し、特に大量のデータを短
時間で昇順あるいは降順に並びかえることを可能とする
ソート処理方法に関する。

〔従来技術〕

ソートとは、与えられたデータの集まりを所定の順序に
従って並び替える処理である。電子計算機におけるソー
ト処理とは、数値あるいは文字列として与えられたデー
タが、計算機内部では“0"あるいは“1"の二値符号で表
記されている事から、二値符号の持つ数値的意味にもと
づいて、与えられたデータを相互に比較し、それぞれの
データの大小関係によって、昇順（小さいものから大き
いものへの順）あるいは降順（大きいものから小さいも
のへの順）にデータを並びかえることである 従来、このようなソート処理を、メモリ装置と、中央演
算装置（CPU）を中核として構成した汎用の電子計算機
で実行する場合には、メモリ装置と中央演算装置の間の
データ転送や比較が逐次処理であることや、一度に２個
のデータ間の比較しか出来ない等の理由により、ソート
処理で対象とするデータ数が大量の場合には、処理に要
する時間が極めて長くなるという問題があった。

かかるソート処理時間に関する問題を解決する従来装置
として、専用のソート処理装置を用いて、比較による大
小関係の判定と、データの転送を並列に行って高速化を
図る方法がある。第２図に該ソート処理装置に用いるソ
ート回路の構成例を示す。本回路は、比較の対象となる
データを保持するための第１のメモリ１および第２のメ
モリ２、比較器３、該比較器３によって得られた判定結
果を保持するためのフラグレジスタ４および入出力回路
５からなるユニット６の複数個を一次元接続した構成を
有している。本回路では、データ相互の比較と転送を複
数のユニットで同時に実行できるため、以下に説明する
動作原理にしたがって、データ数に比例する時間でソー
ト処理を行うことができる。

第３図は、第２図のソート回路の動作原理図であり、一
例として、０がら９までの一桁の数値データのうち、3,
6,5,2,4,1の６個のデータを降順にソートする場合の動
作を示している。なお、第３図では、第２図における第
１のメモリ１および第２のメモリ２とフラグレジスタ４
のみを簡略に示しており、他の回路は省略してある。

ソート処理を行うにあたって、はじめに全てのユニット
の第１のメモリ１および第２のメモリ２の内容を初期設
定する。この際、降順にソートする場合には、データの
最小値として０を設定し、昇順にソートする場合には、
データの最大値として９を設定する。第３図は降順にソ
ートする場合であり、第１および第２のメモリ1,2には
０を設定してある。本回路では、順次データを入力する
入力操作と、順次データを出力する出力操作とでソート
処理を行うが、一回の入力操作で各ユニットでは、デー
タの右方向への転送と２個のデータ間での比較とを行
う。この場合、転送されるデータは第１および第２のメ
モリ1,2に保持された２個のデータのうちの小さい方で
ある。この時、データの転送と同期して１個のデータを
ソート回路に入力し、再左端のユニットの第１のメモリ
１あるいは第２のメモリ２のいずれかのうち、転送によ
って空になった方のメモリに保持する。（T1〜T6） この入力操作を繰り返して６個のデータの全ての入力が
完了した時点で、今度は出力操作によって順次データを
隣接する左側のユニットに転送する。この時、転送する
データはユニット内の２個のデータのうち大きい方であ
り、最右端のユニットには０を入力する。（T7〜T12） 以上、入力操作の繰り返しによってデータが順次入力さ
れ、データの入力が完了した段階で出力操作を実行する
ことにより、最大値から順次データが降順に取り出され
る。ここで説明したソート処理の一例では、６個のデー
タの並べかえが３個のユニットを用いることによって、
６回の入力操作と６回の出力操作とで行えることから、
一般に第２図のソート回路では、１回の入力操作と１回
の出力操作とを１サイクルとすると、データ数に等しい
入力サイクルおよび出力サイクル数で昇順あるいは降順
のソート処理が行える。

本ソート回路を電子計算機の周辺装置（ソート処理装
置）として使用する場合には、電子計算機のメモリ等に
予め保持してあるソート対象のデータを電子計算機のデ
ータ転送路を介してソート処理装置に順次入力し、次い
でソート処理がなされたデータを同じくデータ転送路を
介して元のメモリ等に順次格納する。この場合、データ
の転送時間と重畳して比較による大小判定を行うなどに
より、ほぼデータの転送時間でソート処理を行なうこと
ができ、ソート処理に要する時間を大幅に短縮すること
が可能となる。

以上説明した第２図のソート回路では、１ユニット当り
２個のデータを取り込むためＬ個のユニットを一次元に
接続した場合には、一度に最大2L個までのデータのソー
トが可能である。しかし、このようなソート回路を電子
計算機の周辺装置として設ける場合には、予めソート処
理で対象とするデータ数の上限を想定して、これに見合
う十分大量のユニットを設けておく必要があり、ソート
処理装置の規模が大型になり不経済となるという問題が
あった。また、いったんユニット数を決定してソート処
理装置を構成してしまうと、許容されるデータ数をこえ
るソートは本ソート処理装置では行えない問題があっ
た。このため、従来は極めて大量のデータのソートが必
要な場合には、データ全体をソート処理装置でソート処
理できる程度の規模に分割した後に、それぞれをソート
処理装置でソートし、全体を汎用計算機上のCPU装置を
用いてソフトウェアの手段によってマージ（併合）する
マージ・シート法と呼ばれるソート方法がとられてき
た。

一般に、いくつかのデータがある規則にもとずいて並べ
られたデータ列をストリングと称している。マージ・ソ
ート法では２個以上のストリングを１個のストリングと
してマージする。この時、一度にマージできるストリン
グ数をマージ・ウェイ数という。いまストリング数が16
個あったとすると、マージ・ウェイ数が２ならば、スト
リング数は、16個から８個,4個,2個,1個と減少してい
き、ソート処理が終る。一回のマージ操作では、マージ
・ウェイ数と等しい数のデータを相互に比較し、比較の
結果にもとづいて、全てのデータを並べかえるために移
動する。上記の例では、このマージ操作を４回行ってお
り、何回のマージ操作を必要とするかは、ストリング数
ｍとマージ・ウェイ数ｋの関係からlogkmで与えられ
る。したがって、ｍ個のストリングに予めソートされた
全体でＮ個のデータをマージするためには、Ｎ×logkm
回のデータの移動が必要となる。

一般に、汎用の計算機では１台のCPU装置で比較を行う
ために、マージ・ウェイ数ｋは２である。このため、汎
用計算機に、専用のソート処理装置を付加した場合であ
っても、データ数が極めて大きく、ストリング数ｍも大
きい大量のデータをソート処理する場合には、複数回の
マージ操作が必要となり、膨大な処理時間が必要となる
という問題があった。したがって、今日、データベース
を対象とした情報処理技術の進展に伴ってソート処理で
対象とするデータの件数はますます増大する傾向にあ
り、かかる従来技術の問題を解決した、極めて膨大なデ
ータ数にも柔軟に対処できる処理能力の高いソート処理
装置が望まれている。

〔発明の目的〕

本発明の目的は、上記従来技術の問題点を除去し、デー
タベース等の極めて大量のデータを対象としたソート処
理に適するソート処理方法を提供することにある。

〔発明の構成および作用〕

本発明のソート処理装置は、昇順もしくは降順にソート
済みの複数のデータ列を格納するメモリ手段と、初期操
作では前記複数のデータ列からそれぞれ最小もしくは最
大のデータを取り出し、通常操作では前記複数のデータ
列のうちの１個のデータ列を選択して該データ列中の最
小もしくは最大のデータを取り出し、該取り出したデー
タに、当該データの属するデータ列を識別する識別子を
付加してソート手段へ入力する入力処理手段と、前記入
力処理手段から入力された複数個の識別子付データを格
納でき、該格納データのうちから最小もしくは最大のデ
ータを抽出し、識別子を付加して出力するソート手段
と、前記ソート手段から出力された識別子付データから
識別子を切り出すとともに、該切り出した識別子あるい
はその関連情報を、次に選択すべきデータ列を決定する
ために前記入力処理手段へ与える出力処理手段とを有す
ることを特徴とするものである。以下、本発明の一実施
例について詳細に説明する。

第１図は本発明の一実施例にかかるソート処理装置の構
成図である。同図において、７はソート回路、８は制御
回路、９は入力レジスタ、10は出力レジスタ、11はバン
クアドレス発生回路、12はソート入出力切り換え回路、
13は読み出しアドレス発生回路、14は書き込みアドレス
発生回路、15はバッファメモリ、16はアドレス切り換え
回路、17はデータ切り替え回路、18は切り替え制御線
（ST）、19はバンクアドレス線（BA）、20はＩ相信号線
（Ｉ）、21はII相信号線（II）、22は状線制御線（IN
T）、23は入力制御線（PUSH）、24は出力制御線（PO
P）、25は入出力制御線（PUP）、26はデータ入出力線
（DIO）である。

以上の構成において、ソート回路７が最小値あるいは最
大値を抽出するためのソート手段を構成し、入力レジス
タ９とソート入出力切り替え回路12、読み出しアドレス
発生回路13とが入力処理手段を構成し、出力レジスタ10
とバンクアドレス発生回路11、書き込みアドレス発生回
路14とが出力処理手段を構成している。

ソート回路７は、本実施例では、第２図に示したソート
回路と同一構成の回路が適用してある。本回路では、ユ
ニット数をＬ個とした場合にはＬ≧ｋ／２（L,k:整数）
の関係にあるｋ個のデータのソート処理が行える。ただ
し本発明では、このソート回路を従来技術のように、ｋ
回の入力操作を繰り返し、次にｋ回の出力操作を繰り返
すことによりｋ個の非整列データを昇順もしくは降順に
並べ替える手段として用いるのみならず、順次１個のデ
ータが更新されるｋ個のデータの組から、その組のうち
最小あるいは最大のデータを順次に抽出する手段として
用いる点が異なる。すなわち、第２図のソート回路で
は、第３図で説明したように、昇順あるいは降順にソー
ト処理を行う手順でｋ個のデータに対するｋ回の入力操
作を行った場合には、データを入力した入出力端子に最
も近いユニット内に最小もしくは最大のデータが保持さ
れている。このため、この後１回の出力操作を行うこと
により、この最小あるいは最大のデータを抽出できる。
このような１回の出力操作により格納されているデータ
のうちの最小もしくは最大のデータを抽出できる原理
は、すでに行った入力操作の回数、出力操作の回数、入
力操作と出力操作の組み合わせ方には依存せず、ソート
回路内にデータが存在する限り保証されている。したが
って、このソート回路を前記のような最小あるいは最大
のデータを抽出する手段として用いるには、ｋ個のデー
タに対するｋ回の入力操作をあらかじめ行った後に、出
力操作と入力操作とを交互に繰り返すことにより行え
る。なお最小のデータあるいは最大のデータのいずれを
抽出するかは、ソート処理を行う向きが昇順であるか降
順であるかによって、あらかじめ設定しておく。

次に、第１図に示した本発明実施例のソート処理方法の
動作を、第４図を参照して説明する。本ソート処理装置
のソート処理の過程は、初期ソート段階とマージ段階と
から成る。この切り替えは、切り替え制御線（ST）18に
よって行い、ST18が論理レベルで“1"の場合には初期ソ
ート段階であり、“0"の場合にはマージ段階である。

はじめに、初期ソート段階（ST＝“1"）について説明す
る。初期ソート段階では、外部から与えられるソート対
象の非整列データをソート回路７で部分的にソートして
ストリングを形成し、バッファメモリ15に格納する処理
を行う。この際、非整列データは外部からデータ入出力
線（DIO）26を介して順次与えられる。このデータを入
力レジスタ９およびソート入出力切り換え回路12を介し
て、ソート回路７に順次入力する。ソート回路７では、
第３図に示したように、複数回の入力操作と複数回の出
力操作を繰り返すことにより、ソート済みデータ列すな
わちストリングを出力する。このストリングをソート入
出力切り替え回路12と出力レジスタ10を介して、バッフ
ァメモリ15に格納する。この時のバッファメモリ15の書
き込みアドレス（ADW）は、書き込みアドレス発生回路1
4によって生成する。

以上のように、初期ソート段階では、第３図に示した従
来技術のソート処理に於ける操作と同様の操作を本ソー
ト処理装置で行うことにより、バッファメモリ15内に複
数個のストリングを得ることができる。第４図のバッフ
ァメモリ15内の三角形は、この初期ソート段階で得られ
た個々のストリングを示しており、この図ではｋ個のス
トリングを得られた場合を示している。

次に、マージ段階（ST＝“0"）について説明する。マー
ジ段階では、次に説明する初期操作と通常操作とを行う
ことにより、バッファメモリ15に格納しているｋ個のス
トリングをソート回路７を用いてマージし、データ入出
力線（DIO）26からソート済みのデータとして出力する
処理を行う。はじめに初期操作では、バッファメモリ15
に与えられたｋ個のストリングのそれぞれから最小ある
いは最大のデータを取り出し、取り出されたｋ個のデー
タを入力レジスタ９を介して、ｋ回の入力操作によって
ソート回路７に入力する。最小のデータを取り出すか最
大のデータを取り出すかは、昇順にソートするか降順に
ソートするかで決める。次の通常操作では、ソート回路
７に入力されたｋ個のデータから１回の出力操作によっ
て、最小あるいは最大のデータ１個をマージ結果として
出力する。この際出力データは、前記と同様に昇順なソ
ートするか降順にソートするかで、最小のデータを出力
するか最大のデータを出力するかを決め、ソート入出力
切り替え回路12および出力レジスタ10を介してデータ入
出力線（DIO）26からソート済みのデータとして外部に
出力する。次に、マージ結果として出力したデータが含
まれていたストリングから次の最小あるいは最大のデー
タを取り出しソート回路７へ入力し、ソート回路７内に
残っている（ｋ−１）個のデータと合わせてｋ個のデー
タ間で２回目の最小あるいは最大のデータを取り出す操
作を行う。以上の操作を、順次マージ結果を出力しなが
らｋ個のストリングの全てのデータが無くなるまで繰り
返すことにより、マージン操作が完了する。

以上の通常操作を繰り返し行うにあたっては、ソート回
路７へ入力するデータに、いずれのストリングから取り
出したデータであるかを識別するための識別子を前記の
入力処理手段によってあらかじめ付加しておき、ソート
回路７から出力された最小あるいは最大のデータの識別
子を前記の出力処理手段によって参照することにより、
次に入力すべきデータをいずれのストリングから取り出
せば良いかを決定することができる。この識別子は、少
なくともｋ個のストリングのいずれであるのかを判別す
ることができればよく、２進表現をした場合には、log₂
kビットとなる。この２進表現した識別子をバンクアド
レスと称する。

次に、バンクアドレスの付与方法について説明する。初
期操作では、バンクアドレスは初期値として０から（ｋ
−１）までのｋ個のアドレスをバンクアドレス発生回路
11で生成し、入力レジスタ９によってソート対象データ
に付与し、入力操作によって、バンクアドレスが付与さ
れたｋ個のデータが、ソート入出力切り替え回路12を介
してソート回路７に入力される。出力時には、ソート回
路７からバンクアドレスが付与されたデータがソート入
出力切り替え回路12を介して出力レジスタ10に格納され
る。このデータからバンクアドレス（すなわち識別子）
を切り出して読み出しアドレス発生回路13に与えること
によって、この読み出しアドレス発生回路13で、バッフ
ァメモリ15内の次に読み出すべきデータのアドレスを決
定する。この時、出力レジスタ10に得られた識別子以外
のデータ（本来ソートしようとしているデータ）は、デ
ータ切り替え回路17を介して、データ入出力線（DIO）2
6から出力する。この時、出力されたデータは、昇順あ
るいは降順にソートされている。

次に、マージ段階に於ける本ソート処理装置各部の動作
を詳細に説明する。本ソート処理装置は、Ｉ相、II相の
信号による同期回路で全体が構成されており、Ｉ相、II
相からなる１サイクルで１つのデータを並びかえる。第
１図の20,21がそれぞれＩ相、II相のクロック線であ
る。22は状態信号線であり、この状態信号線22によって
初期操作状態と通常操作状態とを設定する。状態信号線
22を論理レベルで“1"に設定すると初期操作状態とな
り、初期ソート段階とマージ段階の初期操作に於いて、
ソート回路７にデータを連続して格納する動作または昇
順あるいは降順に連続してデータを抽出する動作のいず
れかを行うことができる。状態信号線22が論理レベルで
“0"の時は、データの入力操作と出力操作を交互に行い
ながらマージする通常操作状態である。

第５図は、ソート回路７に連続してデータを格納する初
期操作の動作を示すタイムチャートである。連続してデ
ータを格納する場合には、バンクアドレスは、直前のバ
ンクアドレスからインクリメント等の処理によって一意
に決定できるため、同図に示すように、バンクアドレス
の計算→読み出しアドレスの計算→データの読み出しの
手順に従ってソート回路７へのデータの格納を１サイク
ルの間に２回実行できる。これにより、ｋウェイのマー
ジソートを行うために初期操作で実施するｋ個のデータ
のソート回路７への格納は、ｋ／２サイクルで完了す
る。

第６図は、ソート回路７にデータの入力処理と出力処理
を交互に行う通常操作のタイムチャートである。出力処
理によって、ソート回路７から抽出されたデータからバ
ンクアドレスを切り出し、次に入力するデータのバンク
アドレスとする。このバンクアドレスに基づいて読み出
しアドレスを決定し、バッファメモリ15からデータを読
み出してソート回路７に入力する。

次に、本ソート処理装置各部の詳細な回路構成を示す。

第７図は、第１図に示した制御回路８の詳細図である。
図中の、27はリセット信号線（RST）、28はORゲート、2
9はANDゲート、30はインバータ、31はアップダウンカウ
ンタ、32はフリップフロップ回路である。アップダウン
カウンタ31は、現在ソート回路７に格納されているデー
タの数を示し、ソート回路７に対する入力操作の回数お
よび出力操作の回数によってカウンタ値が増減する。そ
の結果として、現在ソート回路７に格納されているデー
タの数が０個であることもしくはｋ個であることを検出
して、フリップフロップ回路32をセットするかあるはリ
セットする。フリップフロップ回路32の出力であるPUP
信号25によってソート入出力切り替え回路12を制御し、
データの入出力方向を決定する。

第８図は第１図に示したソート入出力切り替え回路12の
詳細図である。図中の点線枠内は、１ビット分だけを示
しており、33はトライステートバッファゲートである。
PUP信号25が論理レベルで“1"の場合は入力操作時であ
り、入力レジスタ９のデータをソート回路７の入力とす
る。一方、PUP信号25が論理レベルで“0"の場合は出力
操作時であり、ソート回路７の出力データを出力レジス
タ10に格納する方向にデータの流れを切り替える。

第９図は第１図に示したバンクアドレス発生回路11の詳
細図である。図中の34はカウンタであり、初期操作にお
いて連続的なバンクアドレスを発生する。出力レジスタ
10から切り出したバンクアドレスとカウンタ34で生成し
たアドレスとの切り替えは、状態信号線22によって行
う。

第10図および第11図はそれぞれ第１図のアドレス切り替
え回路16およびデータ切り替え回路17の詳細図である。
これらの回路では、共に切替え制御線（ST）18によって
アドレスおよびデータそれぞれの切り替えを行う。

第12図は第１図の読み出しアドレス発生回路13の詳細図
である。本回路は、２個のカウンタ35および36と多ビッ
トのシフト回路37、多ビットの加算回路38から構成され
ている。カウンタ35は、ｋ個のストリングのそれぞれに
対して何番目のデータを次に取り出すかのアドレスを設
定するためのカウンタであり、このアドレスをバンク内
アドレスと称する。カウンタ36はデータの読み出しアド
レスの内でバンクアドレスより上位のビットのアドレス
を発生するためのカウンタである。多ビットのシフト回
路37は、カウンタ36の出力とバンクアドレス（BA）とを
任意の位置にシフトし、このシフト回路37の出力を、多
ビットの加算回路38によってバンク内アドレスと加えて
読み出しアドレス（図中のADR）とする。これにより、
２のべき乗の単位でストリングを構成するデータ数を可
変とすることができる。先に説明した処理ソート段階で
は、多ビットのシフト回路37によってバンクアドレスを
読み出しアドレスの最下位ビット側に移動することによ
って、初期バンクアドレスを用いて、連続するメモリ領
域をアクセスする。

第13図は、第１図の書き込みアドレス発生回路14の詳細
図である。この回路はカウンタ39で構成されており、初
期ソート段階では、POP信号と同期して得られるマージ
結果としてのデータを順次連続してバッファメモリ15に
格納するための書き込みアドレスを発生する。

以上説明した本実施例のソート処理装置はカウンタと切
替回路および簡単なANDゲート、ORゲートなどから構成
されているため，バイポーラトランジスタやMOSトラン
ジスタなど、従来既知の回路手段を用いて構成できる。

以上説明した本発明の実施例では、同一ソート手段を用
いて、初期ソート段階とマージ段階とでデータ全体のソ
ート処理を行う構成を示したが、初期ソート段階を行う
ソート手段とマージ段階を行うソート手段の双方を具備
する構成とすること、あるいはマージ段階のみを行うよ
うに構成することも可能である。

また、本実施例では、１回のマージ操作によってｋ個の
ストリングを１個のストリングとする場合を示したが、
ソート対象となるデータを十分に格納できるだけの容量
のバッファメモリ15および前記メモリ装置を備えること
によって、本ソート処理装置を用いた複数回のマージ操
作の繰り返しで、Ｋ個以上のストリングであっても容易
にソート可能な構成にできる。さらに、本ソート処理装
置を複数台用いて多段接続することによって、１台のソ
ート処理装置で繰り返しマージ操作をするよりも短時間
でソート処理を行うことができる。この場合には、複数
の前段のソート処理装置で得られたマージ結果すなわち
バッファメモリに格納したストリングを直接次段のソー
ト処理装置の入力とするように接続した複数台のソート
処理装置で順次マージ操作を行うことにより、マージ操
作を並列に実行できるため、全体のソート処理時間を短
縮できる。

また本実施例では、ｋ個のデータのうちから最大値ある
いは最小値を短時間で抽出する手段として第２図に示し
た従来技術によるソート回路を適用した場合を示たが、
最大値あるいは最小値を抽出する手段としては、連想メ
モリなどを適用することも可能である。

また本実施例では、バッファメモリ15として、ランダム
アクセス可能なメモリを使用した場合を示したが、これ
以外にもストリングを保持し、最小値あるいは最大値か
ら順次データを読み出しあるいは書き込みできるシーケ
ンシャルアクセス可能なデータの保持手段を適用するこ
ともできる。また、本実施例のソート処理装置を計算機
の付属装置として接続する場合には、バッファメモリ15
を計算機のメインメモリ等と併用する構成も可能であ
る。

また本実施例では、ソート回路７に入力するデータへの
識別子を付与する操作は、バッファメモリ15からデータ
を抽出した後に行う構成を例示したが、バッファメモリ
15へストリングとして格納する際にあらかじめ付与して
おく構成も容易に実施できる。

〔発明の効果〕

以上説明したように、本発明のソート処理方法では、昇
順もしくは降順にソート済みの複数のデータ列を格納す
るメモリ手段と、初期操作では前記複数のデータ列から
それぞれ最小もしくは最大のデータを取り出し、通常操
作では前記複数のデータ列のうちの１個のデータ列を選
択して該データ列中の最小もしくは最大のデータを取り
出し、該取り出したデータに、当該データの属するデー
タ列を識別する識別子を付加してソート手段へ入力する
入力処理手段と、前記入力処理手段から入力された複数
個の識別子付データを格納でき、該格納データのうちか
ら最小もしくは最大のデータを抽出し、識別子を付加し
て出力するソート手段と、前記ソート手段から出力され
た識別子付データから識別子を切り出すとともに、該切
り出した識別子あるいはその関連情報を、次に選択すべ
きデータ列を決定するために前記入力処理手段へ与える
出力処理手段とをもって構成したことにより、従来技術
ではできなかった極めて大きなマージウェイ数によるマ
ージ操作がデータ数に比例する時間で実施することがで
きる。これとともに、同一ソート手段を用いて従来のソ
ート方法による初期ソートを併用できるようにしたこと
により、ソート対象であるデータ数が大量の場合でも少
ないマージ操作回数でデータ全体をソートできるため、
大量のデータを短時間でソートできる利点を有してい
る。また、データそのものに識別子（バンクアドレス）
を付与して扱うために、１個のストリングを構成するデ
ータ数の制限をなくすことができ、従来のソート処理装
置では扱うことの出来なかった極めて大量のデータであ
ってもソートできる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるソート処理装置の構成
図、第２図は汎用計算機の周辺装置として使用する従来
のソート処理回路の構成図、第３図は第２図に示したソ
ート処理回路の動作原理図、第４図は第１図に示したソ
ート処理装置の動作原理図、第５図および第６図は第１
図のソート処理装置の動作説明用のタイムチャート、第
７図は第１図の制御回路の詳細図、第８図は第１図のソ
ート入出力切り替え回路の詳細図、第９図は第１図のバ
ンクアドレス発生回路の詳細図、第10図は第１図のアド
レス切り替え回路の詳細図、第11図は第１図のデータ切
り替え回路の詳細図、第12図は第１図の読み出しアドレ
ス発生回路の詳細図、第13図は第１図の書き込みアドレ
ス発生回路の詳細図である。 ７……ソート回路、８……制御回路、９……入力レジス
タ、10……出力レジスタ、11……バンクアドレス発生回
路、12……ソート入出力切り替え回路、13……読み出し
アドレス発生回路、14……書き込みアドレス発生回路、
15……バッファメモリ、16……アドレス切り替え回路、
17……データ切り替え回路、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川田 忠通 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内 (56)参考文献 特開 昭58−87630（ＪＰ，Ａ) 実開 昭59−58852（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力として与えられる昇順もしくは降順に
   あらかじめソートされたｋ個（ｋ＞１）のデータ列から
   最小あるいは最大のデータを取り出し、該取り出したデ
   ータに当該データの属するデータ列を識別するデータ列
   識別子を付加した識別子付データを後述するソート手段
   に入力する入力手段と、 入力した前記識別子付データを記憶する２個の記憶回路
   と、該記憶回路に格納している２個の識別子付データの
   大小関係を判定する比較器と、該比較器の判定結果にも
   とづいて前記２個の記憶回路のうち一方を選択し、該選
   択された記憶回路に格納されている識別子付データを転
   送するためのデータ入出力回路とを少なくとも有するユ
   ニットＬ個（Ｌ≧ｋ／2:整数）を１次元接続した構成か
   らなり、該１次元接続したユニットの一端から順次行う
   データの入力操作および出力操作に同期して、該ユニッ
   トのそれぞれで並列に前記比較器による比較と前記デー
   タ入出力回路による隣接ユニットへの転送を行うことに
   より、前記ｋ個の格納された前記識別子付データのうち
   から１回の出力操作で最小もしくは最大のデータを選択
   して出力するソート手段と、 該ソート手段から出力される識別子付きデータを識別子
   とデータ部に分離し、該分離した識別子を前記入力手段
   への出力とし、該分離したデータ部を出力する出力処理
   手段と、 を具備するソート処理装置において、 初期操作では、前記入力手段を用いて、前記ｋ個のデー
   タ列からそれぞれ１個ずつ最大あるいは最小のデータを
   取り出し、識別子を付与した識別子付データを前記ソー
   ト手段に入力し、 通常操作では、前記ソート手段を用いて、最小あるいは
   最大の識別子付データを選択して出力し、 前記出力手段によって、該出力された識別子付データか
   ら識別子を切り出すとともに前記入力手段を用いて、該
   切り出した識別子が指示するデータ列から次に前記ソー
   ト手段に入力するデータを取り出すことを繰り返すこと
   を特徴とするソート処理方法。