JPS6141246Y2 - - Google Patents
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- JPS6141246Y2 JPS6141246Y2 JP1977024545U JP2454577U JPS6141246Y2 JP S6141246 Y2 JPS6141246 Y2 JP S6141246Y2 JP 1977024545 U JP1977024545 U JP 1977024545U JP 2454577 U JP2454577 U JP 2454577U JP S6141246 Y2 JPS6141246 Y2 JP S6141246Y2
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- 239000004065 semiconductor Substances 0.000 claims description 32
- 239000000853 adhesive Substances 0.000 claims description 11
- 230000001070 adhesive effect Effects 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 11
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000005219 brazing Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000945 filler Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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Description
【考案の詳細な説明】
この考案は、樹脂封止半導体装置に使用される
リードフレームの改良に関するものである。
リードフレームの改良に関するものである。
以下、樹脂封止半導体集積回路用リードフレー
ムを例に取り説明を行う。
ムを例に取り説明を行う。
第1図は樹脂封止半導体集積回路の製造に使用
されるリードフレームの一例の平面図である。
されるリードフレームの一例の平面図である。
図において、1はリードフレームの外枠、2は
外枠から枠内に突出して設けられた外部リード用
端子、3は半導体ダイスが装置されるダイスパツ
ド、4は外枠1に設けられダイスパツド3に連ら
なりダイスパツド3を支持する連結支持部、10
は外枠1、外部リード用端子2、ダイスパツド3
および連結支持部4により構成されたリードフレ
ームである。
外枠から枠内に突出して設けられた外部リード用
端子、3は半導体ダイスが装置されるダイスパツ
ド、4は外枠1に設けられダイスパツド3に連ら
なりダイスパツド3を支持する連結支持部、10
は外枠1、外部リード用端子2、ダイスパツド3
および連結支持部4により構成されたリードフレ
ームである。
第2図aはリードフレームに半導体ダイスを装
着し、所要の配線をした状態を示す拡大平面図、
第2図bは第2図aのB−B線における切断
部端面図である。図において、5は金または銀な
どのメツキ層、6は半導体ダイス、7は半導体ダ
イス6の表面の電極、8は半導体ダイス6をダイ
スパツド3に装着するための金・シリコン、半田
などの金属ろう材またはエポキシ接着剤などの樹
脂等からなる接着用物質、9は半導体ダイス6の
電極7と外部リード用端子2とを接続するコネク
タ線である。
着し、所要の配線をした状態を示す拡大平面図、
第2図bは第2図aのB−B線における切断
部端面図である。図において、5は金または銀な
どのメツキ層、6は半導体ダイス、7は半導体ダ
イス6の表面の電極、8は半導体ダイス6をダイ
スパツド3に装着するための金・シリコン、半田
などの金属ろう材またはエポキシ接着剤などの樹
脂等からなる接着用物質、9は半導体ダイス6の
電極7と外部リード用端子2とを接続するコネク
タ線である。
樹脂封止半導体集積回路(IC)のグランド端
子は、特に基準がないため、種々の外部リード用
端子(ピン)がグランド端子として使用されてい
る。例えば、14ピンのICであれば1番目のピ
ンから14番目のピンまでのいずれのピンもグラン
ド端子として利用されている。
子は、特に基準がないため、種々の外部リード用
端子(ピン)がグランド端子として使用されてい
る。例えば、14ピンのICであれば1番目のピ
ンから14番目のピンまでのいずれのピンもグラン
ド端子として利用されている。
現在、半導体ダイスのグランド(接地)は、半
導体ダイス表面の電極からコネクタ線でピンに接
続するだけのもの(バイポーラロジツクIC)
と、回路上の制約やウエハプロセス上の問題か
ら、半導体ダイス表面の電極からだけでなく、半
導体ダイスの裏面(ダイスパツドに接着される
面)からもグランド接続をする必要のあるものが
ある。
導体ダイス表面の電極からコネクタ線でピンに接
続するだけのもの(バイポーラロジツクIC)
と、回路上の制約やウエハプロセス上の問題か
ら、半導体ダイス表面の電極からだけでなく、半
導体ダイスの裏面(ダイスパツドに接着される
面)からもグランド接続をする必要のあるものが
ある。
上記のようなICに対してリードフレームの共
用化を図るため、第3図の平面図に一例を示すよ
うなリードフレームが用いられている。第3図に
おいて、10aはリードフレーム、11はダイス
パツド3から突出したグランド接続部である。グ
ランド接続部11はダイスパツド3全般にでな
く、その一部に設けてもよい。また、ダイスパツ
ド3を支持する連結支持部4がグランド接続部と
して使用されることもある。
用化を図るため、第3図の平面図に一例を示すよ
うなリードフレームが用いられている。第3図に
おいて、10aはリードフレーム、11はダイス
パツド3から突出したグランド接続部である。グ
ランド接続部11はダイスパツド3全般にでな
く、その一部に設けてもよい。また、ダイスパツ
ド3を支持する連結支持部4がグランド接続部と
して使用されることもある。
第4図は、第3図に示すリードフレーム10a
のダイスパツド3に金属ろう材または樹脂などの
接着用物質8により半導体ダイス6を装着し、半
導体ダイス6表面の電極7とグランド接続部11
とをコネクタ線で接続し、グランド接続部11と
外部リード用端子2とをコネクタ線で接続した場
合の第3図において点線にて囲むA部に相当する
部分の拡大平面図である。第4図において、9a
は電極7とグランド接続部11とを結ぶコネクタ
線、9bはグランド接続部11と外部リード用端
子2とを結ぶコネクタ線である。
のダイスパツド3に金属ろう材または樹脂などの
接着用物質8により半導体ダイス6を装着し、半
導体ダイス6表面の電極7とグランド接続部11
とをコネクタ線で接続し、グランド接続部11と
外部リード用端子2とをコネクタ線で接続した場
合の第3図において点線にて囲むA部に相当する
部分の拡大平面図である。第4図において、9a
は電極7とグランド接続部11とを結ぶコネクタ
線、9bはグランド接続部11と外部リード用端
子2とを結ぶコネクタ線である。
上記の場合、グランド接続部11または連結支
持部4は、ダイスパツド3と同一平面上にあるた
め、半導体ダイス6をダイスパツド3に装着する
際に、グランド接続部11附近の切断部端面図で
ある第5図に示すように、接着用物質8がグラン
ド接続部11にまで流出し、接着用物質8とコネ
クタ線9a,9bとは接着されないから、コネク
タ線9a,9bのグランド接続部11との接着が
できず、グランド接続部11と電極7及び外部リ
ード用端子2との電気的接続が不可能になること
があつた。
持部4は、ダイスパツド3と同一平面上にあるた
め、半導体ダイス6をダイスパツド3に装着する
際に、グランド接続部11附近の切断部端面図で
ある第5図に示すように、接着用物質8がグラン
ド接続部11にまで流出し、接着用物質8とコネ
クタ線9a,9bとは接着されないから、コネク
タ線9a,9bのグランド接続部11との接着が
できず、グランド接続部11と電極7及び外部リ
ード用端子2との電気的接続が不可能になること
があつた。
この考案は上記の点に鑑みてなされたものであ
り、グランド接続部またはグランド接続部として
使用される連結支持部のダイスパツドに近接した
部分に凹部または凸部を設けることによつて、半
導体素子をダイスパツドに接着するときに接着用
物質が、グランド接続部または連結支持部のコネ
クタ線を接着する領域にまで流出するのを防止し
た樹脂封止半導体装置用リードフレームを提供す
ることを目的としたものである。
り、グランド接続部またはグランド接続部として
使用される連結支持部のダイスパツドに近接した
部分に凹部または凸部を設けることによつて、半
導体素子をダイスパツドに接着するときに接着用
物質が、グランド接続部または連結支持部のコネ
クタ線を接着する領域にまで流出するのを防止し
た樹脂封止半導体装置用リードフレームを提供す
ることを目的としたものである。
以下、実施例によつてこの考案を説明する。
第6図はこの考案による樹脂封止半導体装置用
リードフレームのグランド接続部附近の平面図で
ある。図において、12はグランド接続部11の
ダイスパツド3に近接する部分に、グランド接続
部11の幅方向の大部分を占めるように設けられ
た凹部または凸部である。
リードフレームのグランド接続部附近の平面図で
ある。図において、12はグランド接続部11の
ダイスパツド3に近接する部分に、グランド接続
部11の幅方向の大部分を占めるように設けられ
た凹部または凸部である。
第7図は、第6図に示した凹部または凸部のそ
れぞれを示す切断部側面図であり、第7図aに示
す12aはダイスパツド3の半導体素子6が接着
される面と同じ側のグランド接続部11の面に設
けられた凹部、第7図bに示す12bは同様の凸
部である。
れぞれを示す切断部側面図であり、第7図aに示
す12aはダイスパツド3の半導体素子6が接着
される面と同じ側のグランド接続部11の面に設
けられた凹部、第7図bに示す12bは同様の凸
部である。
上記の実施例において、凹部12a、凸部12
bとグランド接続部11の側縁との間に狭帯部
〔第6図に13として示す〕が残存しているが、
この狭帯部13は極めて狭小であるから、半導体
素子接着用の金属ろう材または樹脂などとの接着
用物質8が、その表面張力などのため、この狭帯
部13を通過することは極めて困難である。それ
でも通過する心配のある場合は、凹部12a,凸
部12bを、グランド接続部11を幅方向に完全
に横断するように設ければよい。
bとグランド接続部11の側縁との間に狭帯部
〔第6図に13として示す〕が残存しているが、
この狭帯部13は極めて狭小であるから、半導体
素子接着用の金属ろう材または樹脂などとの接着
用物質8が、その表面張力などのため、この狭帯
部13を通過することは極めて困難である。それ
でも通過する心配のある場合は、凹部12a,凸
部12bを、グランド接続部11を幅方向に完全
に横断するように設ければよい。
上記の実施例においては、グランド接続部11
に凹部12aまたは凸部12bのいずれかの一つ
を設けた場合について述べたが、これらの同種類
のもの、または異種類のものを混せて、複数個用
いてもよいことはいうまでもない。
に凹部12aまたは凸部12bのいずれかの一つ
を設けた場合について述べたが、これらの同種類
のもの、または異種類のものを混せて、複数個用
いてもよいことはいうまでもない。
また、上記の実施例においては、この考案をリ
ードフレームの別設のグランド接続部に用いた場
合について述べたが、ダイスパツドをリードフレ
ームの外枠に支持する連結支持部にコネクタ線を
接続する必要のある場合にも、この発明は同様に
適用することができるものである。
ードフレームの別設のグランド接続部に用いた場
合について述べたが、ダイスパツドをリードフレ
ームの外枠に支持する連結支持部にコネクタ線を
接続する必要のある場合にも、この発明は同様に
適用することができるものである。
さらに、上記の実施例は、この考案を半導体集
積回路用リードフレームに適用した場合について
述べたが、この考案は他の半導体装置用のリード
フレームにも適用できるものである。
積回路用リードフレームに適用した場合について
述べたが、この考案は他の半導体装置用のリード
フレームにも適用できるものである。
以上詳述したように、この考案による樹脂封止
半導体装置用リードフレームにおいては、ダイス
パツドにその周縁から突出してグランド接続部を
設け、このグランド接続部のコネクタ線が接着さ
れる領域と上記ダイスパツドの周縁との間で、上
記ダイスパツドの半導体素子が装着される面と同
じ側の上記グランド接続部の面に凹部および凸部
のうち少くとも一つを設けたので、上記半導体素
子を上記ダイスパツドに接着するための金属ろう
材、樹脂などの接着用物質が、上記グランド接続
部の上記コネクタ線が接着される領域にまで流出
し、上記コネクタ線が上記グランド接続部に接着
されるのを不可能または困難にするのを防止する
ことができる。
半導体装置用リードフレームにおいては、ダイス
パツドにその周縁から突出してグランド接続部を
設け、このグランド接続部のコネクタ線が接着さ
れる領域と上記ダイスパツドの周縁との間で、上
記ダイスパツドの半導体素子が装着される面と同
じ側の上記グランド接続部の面に凹部および凸部
のうち少くとも一つを設けたので、上記半導体素
子を上記ダイスパツドに接着するための金属ろう
材、樹脂などの接着用物質が、上記グランド接続
部の上記コネクタ線が接着される領域にまで流出
し、上記コネクタ線が上記グランド接続部に接着
されるのを不可能または困難にするのを防止する
ことができる。
第1図は従来のリードフレームの一例の平面
図、第2図aおよび第2図bはそれぞれ従来のリ
ードフレームに半導体ダイスを装着し所要の配線
をした状態を示す拡大平面図および切断部端面
図、第3図は従来のリードフレームの他の一例の
平面図、第4図は第3図に示すリードフレームに
半導体素子を装着し所要の配線をした状態の一部
拡大平面図、第5図は第4図に示す場合において
所要の配線が不可能になつた状態を示す切断部端
面図、第6図はこの考案によるリードフレームの
特徴部分の拡大平面図、第7図a,bは第6図に
示す特徴部分の各種の実施例を示す切断部端面図
である。 図において、1はフレーム外枠、2は外部リー
ド用端子、3はダイスパツド、4は連結支持部、
5はメツキ層、6は半導体素子、7は半導体素子
6の電極、8は接着用物質、9,9a,9bはコ
ネクタ線、10,10aはリードフレーム、11
はグランド接続部、12は凹部または凸部、12
aは凹部、12bは凸部、13は狭帯部である。
なお、図中同一符号はそれぞれ同一または相当部
分を示す。
図、第2図aおよび第2図bはそれぞれ従来のリ
ードフレームに半導体ダイスを装着し所要の配線
をした状態を示す拡大平面図および切断部端面
図、第3図は従来のリードフレームの他の一例の
平面図、第4図は第3図に示すリードフレームに
半導体素子を装着し所要の配線をした状態の一部
拡大平面図、第5図は第4図に示す場合において
所要の配線が不可能になつた状態を示す切断部端
面図、第6図はこの考案によるリードフレームの
特徴部分の拡大平面図、第7図a,bは第6図に
示す特徴部分の各種の実施例を示す切断部端面図
である。 図において、1はフレーム外枠、2は外部リー
ド用端子、3はダイスパツド、4は連結支持部、
5はメツキ層、6は半導体素子、7は半導体素子
6の電極、8は接着用物質、9,9a,9bはコ
ネクタ線、10,10aはリードフレーム、11
はグランド接続部、12は凹部または凸部、12
aは凹部、12bは凸部、13は狭帯部である。
なお、図中同一符号はそれぞれ同一または相当部
分を示す。
Claims (1)
- フレーム外枠、この外枠内に配置され、その一
面に半導体ダイスが接着用物質で装着されるダイ
スパツド、上記外枠より枠内に延びてその端部が
上記ダイスパツドの回りに位置する複数の外部リ
ード用端子、上記ダイスパツドの周縁から突出し
て設けられたグランド接続部を備え、このグラン
ド接続部の突出方向の延長線上においてその上記
ダイスパツドの一面に連続する面に上記外部リー
ド用端子中のグランド端子または上記半導体ダイ
スの接地すべき端子から導出されるコネクタ線が
接着されるものにおいて、上記グランド接続部の
上記コネクタ線が接着される部位以外の上記ダイ
スパツドに近い部分に、上記コネクタ線が接着さ
れる部位への上記接着用物質の流れを防止する凹
部および凸部の少なくとも1つを設けたことを特
徴とする樹脂封止半導体装置用リードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1977024545U JPS6141246Y2 (ja) | 1977-02-28 | 1977-02-28 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1977024545U JPS6141246Y2 (ja) | 1977-02-28 | 1977-02-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53119862U JPS53119862U (ja) | 1978-09-22 |
JPS6141246Y2 true JPS6141246Y2 (ja) | 1986-11-25 |
Family
ID=28863229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1977024545U Expired JPS6141246Y2 (ja) | 1977-02-28 | 1977-02-28 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6141246Y2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5674948A (en) * | 1979-11-22 | 1981-06-20 | Hitachi Ltd | Lead structure of semiconductor device |
JPS60154646A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5133161U (ja) * | 1974-08-31 | 1976-03-11 |
-
1977
- 1977-02-28 JP JP1977024545U patent/JPS6141246Y2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5133161U (ja) * | 1974-08-31 | 1976-03-11 |
Also Published As
Publication number | Publication date |
---|---|
JPS53119862U (ja) | 1978-09-22 |
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