JPS6141026B2 - - Google Patents
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- JPS6141026B2 JPS6141026B2 JP56095681A JP9568181A JPS6141026B2 JP S6141026 B2 JPS6141026 B2 JP S6141026B2 JP 56095681 A JP56095681 A JP 56095681A JP 9568181 A JP9568181 A JP 9568181A JP S6141026 B2 JPS6141026 B2 JP S6141026B2
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- 239000013598 vector Substances 0.000 claims description 120
- 238000006243 chemical reaction Methods 0.000 claims description 46
- 230000006835 compression Effects 0.000 claims description 26
- 238000007906 compression Methods 0.000 claims description 26
- 230000010354 integration Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、１サイクル中に連続せる複数個のエ
レメントをベクトル・レジスタから読出し得ると
共に１サイクル中に連続せる複数個のエレメント
をベクトル・レジスタに書込み得るようになつた
ベクトル処理装置において、圧縮変換および拡張
変換を少ない金物量で以て効率的に行い得るよう
にしたベクトル処理装置に関するものである。
レメントをベクトル・レジスタから読出し得ると
共に１サイクル中に連続せる複数個のエレメント
をベクトル・レジスタに書込み得るようになつた
ベクトル処理装置において、圧縮変換および拡張
変換を少ない金物量で以て効率的に行い得るよう
にしたベクトル処理装置に関するものである。
ベクトル処理装置は一般に複数種類の処理部、
ベクトル・レジスタおよび制御部を有しており、
各種のベクトル命令を実行するものである。例え
ば、ベクトル加算命令においては、VAD，R1，
R2，R3，Ｍという形式を有しており、第２オペ
ランド指定部R2で指定されたＡ（Ａ＝a0，a1，…
ａo-1）と第３オペランド指定部R3で指定された
ベクトルＢ（Ｂ＝b0，b1…，ｂo-1）をエレメン
ト同志で加算し、その結果得られるベクトルＣを
第１オペランド指定部R1で指定されらるベクト
ル・レジスタに書込んでいる。なお、Ｍはマス
ク・レジスタを示し、マスク・レジスタのデータ
に基づいて演算の可否あるいはベクトル・レジス
タへの書込の可否を制御している。ところで、ベ
クトル命令には、一般にベクトル加算命令、ベク
トル乗算命令、ベクトル除算命令、ベクトル・ス
トア命令、ベクトル・ロード命令などの外に、ベ
クトル圧縮変換命令やベクトル拡張変換命令があ
る。例えば、ベクトル圧縮変換命令は、 VCP，R1，R3，Ｍ という形式を有してしているものであり、ベクト
ル拡張変換命令は、 VEX R1，R3，Ｍ という形式を有するものである。第１図はベクト
ルの圧縮変換を説明するものであつて、Ｍはマス
ク・レジスタ、VR３は第３オペランド指定部R3
で指定されたベクトル・レジスタ、VR１は第１
オペランド指定部R1で指定されたベクトル・レ
ジスタをそれぞれ示している。圧縮変換は、ベク
トル・レジスタVR３のエレメント列とマスク・
レジスタＭのマスク・エレメント列とを比較し、
例えば「０」のマスク・エレメントに対応するエ
レメントを取除いた圧縮エレメント列を作成し、
この圧縮エレメント列をベクトル・レジスタVR
１の先頭から圧縮エレメント列の順序を乱さない
ようにしてて書込むものである。第２図はベクト
ルの拡張変換を説明するものである。拡張変換
は、ベクトル・レジスタVR１のエレメント列と
マスク・レジスタＭのマスク・エレメント列とを
比較し、「１」のマスク・エレメントに対応する
ベクトル・レジスタVR１のエレメント格納位置
に、ベクトル・レジスタVR３のエレメント列を
その順序を乱さないようにして書込むものであ
る。
ベクトル・レジスタおよび制御部を有しており、
各種のベクトル命令を実行するものである。例え
ば、ベクトル加算命令においては、VAD，R1，
R2，R3，Ｍという形式を有しており、第２オペ
ランド指定部R2で指定されたＡ（Ａ＝a0，a1，…
ａo-1）と第３オペランド指定部R3で指定された
ベクトルＢ（Ｂ＝b0，b1…，ｂo-1）をエレメン
ト同志で加算し、その結果得られるベクトルＣを
第１オペランド指定部R1で指定されらるベクト
ル・レジスタに書込んでいる。なお、Ｍはマス
ク・レジスタを示し、マスク・レジスタのデータ
に基づいて演算の可否あるいはベクトル・レジス
タへの書込の可否を制御している。ところで、ベ
クトル命令には、一般にベクトル加算命令、ベク
トル乗算命令、ベクトル除算命令、ベクトル・ス
トア命令、ベクトル・ロード命令などの外に、ベ
クトル圧縮変換命令やベクトル拡張変換命令があ
る。例えば、ベクトル圧縮変換命令は、 VCP，R1，R3，Ｍ という形式を有してしているものであり、ベクト
ル拡張変換命令は、 VEX R1，R3，Ｍ という形式を有するものである。第１図はベクト
ルの圧縮変換を説明するものであつて、Ｍはマス
ク・レジスタ、VR３は第３オペランド指定部R3
で指定されたベクトル・レジスタ、VR１は第１
オペランド指定部R1で指定されたベクトル・レ
ジスタをそれぞれ示している。圧縮変換は、ベク
トル・レジスタVR３のエレメント列とマスク・
レジスタＭのマスク・エレメント列とを比較し、
例えば「０」のマスク・エレメントに対応するエ
レメントを取除いた圧縮エレメント列を作成し、
この圧縮エレメント列をベクトル・レジスタVR
１の先頭から圧縮エレメント列の順序を乱さない
ようにしてて書込むものである。第２図はベクト
ルの拡張変換を説明するものである。拡張変換
は、ベクトル・レジスタVR１のエレメント列と
マスク・レジスタＭのマスク・エレメント列とを
比較し、「１」のマスク・エレメントに対応する
ベクトル・レジスタVR１のエレメント格納位置
に、ベクトル・レジスタVR３のエレメント列を
その順序を乱さないようにして書込むものであ
る。
第３図は本発明が適用されるベクトル処理装置
の一部を示ものである。図において、１はベクト
ル・レジスタ、２はマスク・レジスタ、３は演算
器、４―０ないし４―３は読出データ・バス、５
―０ないし５―３はマスクデータ・バス、６―０
ないし６―３は書込データ・バスをそれぞれ示し
ている。ベクトル・レジスタ１から例えばベクト
ルＡを読出して演算器３に供給する場合、或るタ
イミングＴnで第０サイクルが開始されたとする
と、第０サイクルではエレメントA0，A1，A2，
A3が同時に読出され、第１サイクルではエレメ
ントA4，A5，A6，A7が同時に読出され、第ｉサ
イクルではエレメントA4i，A4i+1，A4i+2，A4i+3
が同時に読出される。マスク・レジスタ２からマ
スク・ベクトルＭを読出して演算器３に供給する
場合も、第ｉサイクルでは４個のマスク・エレメ
ントm4i，m4i+1，m4i+2，m4i+3が同時に読出され
る。演算器３から出力される結果ベクトルＣをベ
クトル・レジスタ１に書込む場合には、或るタイ
ミングＴoで第０サイクルが開始されたとする
と、第０サイクルではエレメントC0，C1，C2，
C3が同時に書込まれ、第１サイクルではエレメ
ントC4，C5，C6，C7が同時に書込まれ、第ｉサ
イクルではエレメントC4i，C4i+1，C4i+2，C4i+3が
同時に書込まれる。ベクトル・レジスタは、実際
には独立にリード／ライト可能な８個のバンクを
持つメモリを４個有しているものであり、ベクト
ル・レジスタ１からのベクトルの読出し開始タイ
ミングおよびベクトル・レジスタ１へのベクトル
の書込み開始タイミングは、ベクトル命令の種類
毎に予め定められている。
の一部を示ものである。図において、１はベクト
ル・レジスタ、２はマスク・レジスタ、３は演算
器、４―０ないし４―３は読出データ・バス、５
―０ないし５―３はマスクデータ・バス、６―０
ないし６―３は書込データ・バスをそれぞれ示し
ている。ベクトル・レジスタ１から例えばベクト
ルＡを読出して演算器３に供給する場合、或るタ
イミングＴnで第０サイクルが開始されたとする
と、第０サイクルではエレメントA0，A1，A2，
A3が同時に読出され、第１サイクルではエレメ
ントA4，A5，A6，A7が同時に読出され、第ｉサ
イクルではエレメントA4i，A4i+1，A4i+2，A4i+3
が同時に読出される。マスク・レジスタ２からマ
スク・ベクトルＭを読出して演算器３に供給する
場合も、第ｉサイクルでは４個のマスク・エレメ
ントm4i，m4i+1，m4i+2，m4i+3が同時に読出され
る。演算器３から出力される結果ベクトルＣをベ
クトル・レジスタ１に書込む場合には、或るタイ
ミングＴoで第０サイクルが開始されたとする
と、第０サイクルではエレメントC0，C1，C2，
C3が同時に書込まれ、第１サイクルではエレメ
ントC4，C5，C6，C7が同時に書込まれ、第ｉサ
イクルではエレメントC4i，C4i+1，C4i+2，C4i+3が
同時に書込まれる。ベクトル・レジスタは、実際
には独立にリード／ライト可能な８個のバンクを
持つメモリを４個有しているものであり、ベクト
ル・レジスタ１からのベクトルの読出し開始タイ
ミングおよびベクトル・レジスタ１へのベクトル
の書込み開始タイミングは、ベクトル命令の種類
毎に予め定められている。
従来のベクトル処理装置においては、ベクト
ル・レジスタからベクトルＡを読出す場合にはエ
レメントA0，A1，…Ａo-1が１個ずつ読出され、
また、ベクトル・レジスタへベクトルＣを書込む
場合にはエレメントC0，C1…，Ｃo-1が１個ずつ
書込まれていた。このような形式のベクトル処理
装置においては、ベクトルの圧縮変換および拡張
変換を比較的に簡単に行うことができた。しか
し、高速にかつ大量のデータを処理するために、
例えば同一のベクトルに属する４個のエレメント
を同時に演算器に供給し、同一のベクトルに属す
る４個のエレメントを同時にベクトル・レジスタ
へ書込むようにしているベクトル処理装置におい
ては、ベクトルの圧縮変換および拡張変換の制御
を如何に簡単にかつ金物量を少なくして行うかが
問題となる。
ル・レジスタからベクトルＡを読出す場合にはエ
レメントA0，A1，…Ａo-1が１個ずつ読出され、
また、ベクトル・レジスタへベクトルＣを書込む
場合にはエレメントC0，C1…，Ｃo-1が１個ずつ
書込まれていた。このような形式のベクトル処理
装置においては、ベクトルの圧縮変換および拡張
変換を比較的に簡単に行うことができた。しか
し、高速にかつ大量のデータを処理するために、
例えば同一のベクトルに属する４個のエレメント
を同時に演算器に供給し、同一のベクトルに属す
る４個のエレメントを同時にベクトル・レジスタ
へ書込むようにしているベクトル処理装置におい
ては、ベクトルの圧縮変換および拡張変換の制御
を如何に簡単にかつ金物量を少なくして行うかが
問題となる。
本発明は、上記のような考案に基づくものであ
つて、同一のベクトルに属する複数のエレメント
を同時にベクトル・レジスタから読出すと共に、
同一のベクトルに属する複数個のエレメントを同
時にベクトル・レジスタに書込み得るようになつ
たベクトル処理装置において、ベクトルの圧縮変
換および拡張変換を少ない金物量で以て効率的に
行い得るようにしたベクトル処理装置を提供する
ことを目的としている。そしてそのため、本発明
のベクトル処理装置は、１サイクル中に同一ベク
トルに属するｎ個の連続せるベクトル・エレメン
トを読出し得ると共に同一ベクトルに属するｎ個
の連続せるベクトル・エレメントを書込み得るよ
うになつたベクトル・レジスタ、上記ベクトル・
レジスタから読出される複数のエレメントのそれ
ぞれと同一番号を持つ複数のマスク・エレメント
の読出しが対応するベクトル・エレメントの読出
しと同期して行われるマスク・レジスタ、上記ベ
クトル・レジスタから読出されたｎ個のベクト
ル・エレメントに対応して設けられたｎ個の読出
データ・バス、上記ベクトル・レジスタへ書込ま
れるｎ個のベクトル・エレメントに対応して設け
られたｎ個の書込データ・バス、および上記ｎ個
の読出データ・バスのそれぞれを上記ｎ個の書込
データ・バスのそれぞれに選択的に接続するアラ
イン回路を備えるベクトル処理装置において、上
記マスク・レジスタから読出されたマスク・エレ
メントの所定値Ａに従つてベクトル・エレメント
の圧縮変換およびまたは拡張変換を行うために、
上記ｎ個の読出データ・バスまたは書込データ・
バスのそれぞれに対応すると共に有効フラグ部と
変値部とからなる定数を出力するｎ個の定数発生
部、ｎ個の第１ポートa0ないしａo-1，上記ｎ個
の定数発生部と上記ｎ個の第１ポートa0ないしａ
o-1を選択的に接続する第１選択回路、上記マス
ク・レジスタから同時に読出されたｎ個のマス
ク・エレメントに基づいて上記第１選択回路を制
御する第１選択信号発生回路、ｎ個の第２ポート
b0ないしｂo-1，上記第１ポートa0ないしａo-1と
上記第２ポートb0ないしｂo-1を選択的に接続す
る第２選択回路、上記マスク・レジスタから読出
されたマスク・エレメントの内の所定値Ａをもつ
マスク・エレメントの個数を積算する積算回路お
よび上記積算回路の積算値に基づいて上記第２選
択回路を制御する第２選択回路制御手段を設け、
上記第２ポートb0ないしｂo-1の出力信号をアラ
イン回路のゲート制御信号としたこを特徴とする
ものである。以下、本発明を図面を参照しつつ説
明する。
つて、同一のベクトルに属する複数のエレメント
を同時にベクトル・レジスタから読出すと共に、
同一のベクトルに属する複数個のエレメントを同
時にベクトル・レジスタに書込み得るようになつ
たベクトル処理装置において、ベクトルの圧縮変
換および拡張変換を少ない金物量で以て効率的に
行い得るようにしたベクトル処理装置を提供する
ことを目的としている。そしてそのため、本発明
のベクトル処理装置は、１サイクル中に同一ベク
トルに属するｎ個の連続せるベクトル・エレメン
トを読出し得ると共に同一ベクトルに属するｎ個
の連続せるベクトル・エレメントを書込み得るよ
うになつたベクトル・レジスタ、上記ベクトル・
レジスタから読出される複数のエレメントのそれ
ぞれと同一番号を持つ複数のマスク・エレメント
の読出しが対応するベクトル・エレメントの読出
しと同期して行われるマスク・レジスタ、上記ベ
クトル・レジスタから読出されたｎ個のベクト
ル・エレメントに対応して設けられたｎ個の読出
データ・バス、上記ベクトル・レジスタへ書込ま
れるｎ個のベクトル・エレメントに対応して設け
られたｎ個の書込データ・バス、および上記ｎ個
の読出データ・バスのそれぞれを上記ｎ個の書込
データ・バスのそれぞれに選択的に接続するアラ
イン回路を備えるベクトル処理装置において、上
記マスク・レジスタから読出されたマスク・エレ
メントの所定値Ａに従つてベクトル・エレメント
の圧縮変換およびまたは拡張変換を行うために、
上記ｎ個の読出データ・バスまたは書込データ・
バスのそれぞれに対応すると共に有効フラグ部と
変値部とからなる定数を出力するｎ個の定数発生
部、ｎ個の第１ポートa0ないしａo-1，上記ｎ個
の定数発生部と上記ｎ個の第１ポートa0ないしａ
o-1を選択的に接続する第１選択回路、上記マス
ク・レジスタから同時に読出されたｎ個のマス
ク・エレメントに基づいて上記第１選択回路を制
御する第１選択信号発生回路、ｎ個の第２ポート
b0ないしｂo-1，上記第１ポートa0ないしａo-1と
上記第２ポートb0ないしｂo-1を選択的に接続す
る第２選択回路、上記マスク・レジスタから読出
されたマスク・エレメントの内の所定値Ａをもつ
マスク・エレメントの個数を積算する積算回路お
よび上記積算回路の積算値に基づいて上記第２選
択回路を制御する第２選択回路制御手段を設け、
上記第２ポートb0ないしｂo-1の出力信号をアラ
イン回路のゲート制御信号としたこを特徴とする
ものである。以下、本発明を図面を参照しつつ説
明する。
第４図は本発明の１実施例の概要を示す図、第
５図は第４図の実施例における圧縮変換を説明す
る図、第６図は第４図における拡張変換を説明す
る図、第７図はアライン・バスゲート発生回路の
１実施例のブロツク図、第８図は第１選択回路の
動作を説明するための図、第９図は第２選択回路
の動作を説明するための図である。
５図は第４図の実施例における圧縮変換を説明す
る図、第６図は第４図における拡張変換を説明す
る図、第７図はアライン・バスゲート発生回路の
１実施例のブロツク図、第８図は第１選択回路の
動作を説明するための図、第９図は第２選択回路
の動作を説明するための図である。
第４図において、I0ないしI3はアライン・バス
の入力ポート、W0ないしW3は出力ポート、ｌは
信号線、７はアライン・バス・ゲート発生回路、
S1は圧縮変換／拡張変換共通ゲート信号、S2は圧
縮変換／拡張変換指定信号をそれぞれ示してい
る。
の入力ポート、W0ないしW3は出力ポート、ｌは
信号線、７はアライン・バス・ゲート発生回路、
S1は圧縮変換／拡張変換共通ゲート信号、S2は圧
縮変換／拡張変換指定信号をそれぞれ示してい
る。
入力ポートI0ないしI3，出力ポートW0ないし
W3，複数の信号線および各信号線上のゲート
（図示せず）はアライン・バス即ちアライン回路
を構成している。入力ポートI0，I1′，I2，I3の入
力側は、対応する読出データ・バス４―０，４―
１，４―２，４―３に接続されている。また各入
力ポートI0，I1，I2，I3は信号線ｌを介して出力ポ
ートW0，W1，W2，W3に接続されている。出力
ポートW0，W1，W2，W3の出力側は、対応する
書込データ・バス６―０，６―１，６―２，６―
３に接続されている。
W3，複数の信号線および各信号線上のゲート
（図示せず）はアライン・バス即ちアライン回路
を構成している。入力ポートI0，I1′，I2，I3の入
力側は、対応する読出データ・バス４―０，４―
１，４―２，４―３に接続されている。また各入
力ポートI0，I1，I2，I3は信号線ｌを介して出力ポ
ートW0，W1，W2，W3に接続されている。出力
ポートW0，W1，W2，W3の出力側は、対応する
書込データ・バス６―０，６―１，６―２，６―
３に接続されている。
第５図は第４図の実施例における圧縮変換を説
明するものである。いま、第０サイクルにおいて
マスク・レジスタから読出されたマスク・エレメ
ントが「1011」，第１サイクルにおいてはマス
ク・レジスタから読出されたマスク・エレメント
が「0100」であると仮定する。この場合、第０サ
イクルにおいては信号S1は、出力ポートW0に対
しては数値“０”とその数値が有効状態であるこ
とを示す有効フラグとゲート信号として、W1に
対しては数値“２”とその数値が有効状態である
ことを示す有効フラグとをゲート信号として、
W2に対しては数値“３”とその数値が有効状態
であることを示す有効フラグとをゲート信号とし
て与える。W3に対しては数値が無効状態である
ことをゲート信号として与える。出力ポートW0
ないしW3において、有効フラグがオン（有効状
態）である出力ポートＷi（ｉ＝０，１，２，
３）に対して“ｊ”（ｊ＝０，１，２，３）のゲ
ート信号が与えられると、出力ポートＷiに入力
されている４本の信号線ｌの内の第ｊ番目の入力
ポートI0からの信号線ｌ上のゲートが開く。第１
サイクルにおいては信号S1は出力ポートW0，
W1，W2に対してゲート信号は有効フラグをオフ
（無効状態）にして、出力ポートW3に対しては数
値“１”とその数値が有効状態であることを示す
有効フラグとをゲート信号として与える。この結
果、第０サイクルではベクトルＡのエレメント
A0，A1，A2，A3がそれぞれ書込データ・バス６
―０，６―１，６―２上に送出され、第１サイク
ルではベクトルＡのエレメントA5が書込デー
タ・バス６―３上に送出される。ここで各サイク
ルで書込データ・バス６―０，６―１，６―２，
６―３に出力されたベクトル・エレメントに対し
て、対応するサイクルにゲート信号とし与えられ
る有効フラグの状態をベクトル・レジスタへの書
込可否指定信号として与える。つまり、第０サイ
クルでは書込データ・バス６―０，６―１，６―
２に出力されるベクトル・エレメントの書込みが
行われ、第１サイクルでは書込データ・バス６―
３に出力されるベクトル・エレメントの書込みが
行われる。
明するものである。いま、第０サイクルにおいて
マスク・レジスタから読出されたマスク・エレメ
ントが「1011」，第１サイクルにおいてはマス
ク・レジスタから読出されたマスク・エレメント
が「0100」であると仮定する。この場合、第０サ
イクルにおいては信号S1は、出力ポートW0に対
しては数値“０”とその数値が有効状態であるこ
とを示す有効フラグとゲート信号として、W1に
対しては数値“２”とその数値が有効状態である
ことを示す有効フラグとをゲート信号として、
W2に対しては数値“３”とその数値が有効状態
であることを示す有効フラグとをゲート信号とし
て与える。W3に対しては数値が無効状態である
ことをゲート信号として与える。出力ポートW0
ないしW3において、有効フラグがオン（有効状
態）である出力ポートＷi（ｉ＝０，１，２，
３）に対して“ｊ”（ｊ＝０，１，２，３）のゲ
ート信号が与えられると、出力ポートＷiに入力
されている４本の信号線ｌの内の第ｊ番目の入力
ポートI0からの信号線ｌ上のゲートが開く。第１
サイクルにおいては信号S1は出力ポートW0，
W1，W2に対してゲート信号は有効フラグをオフ
（無効状態）にして、出力ポートW3に対しては数
値“１”とその数値が有効状態であることを示す
有効フラグとをゲート信号として与える。この結
果、第０サイクルではベクトルＡのエレメント
A0，A1，A2，A3がそれぞれ書込データ・バス６
―０，６―１，６―２上に送出され、第１サイク
ルではベクトルＡのエレメントA5が書込デー
タ・バス６―３上に送出される。ここで各サイク
ルで書込データ・バス６―０，６―１，６―２，
６―３に出力されたベクトル・エレメントに対し
て、対応するサイクルにゲート信号とし与えられ
る有効フラグの状態をベクトル・レジスタへの書
込可否指定信号として与える。つまり、第０サイ
クルでは書込データ・バス６―０，６―１，６―
２に出力されるベクトル・エレメントの書込みが
行われ、第１サイクルでは書込データ・バス６―
３に出力されるベクトル・エレメントの書込みが
行われる。
第６図は拡張変換を説明するものである。い
ま、マスク・エレメント列が第５図の場合と同一
であると仮定する。この場合、第０サイクルにお
いては信号S1は、入力ポートI0に対しては数値
“０”とその数値が有効状態であることを示す有
効フラグとをゲート信号として、入力ポートI1に
対しては数値“２”とその数値が有効状態である
ことを示す有効フラグとをゲート信号として、入
力ポートI2に対しては数値“３”とその数値が有
効状態であることを示す有効フラグとをゲート信
号として与える。入力ポートI3に対しては無効状
態であることをゲート信号として与える。入力ポ
ートI0ないしI3において、有効フラグがオン（有
効状態）である入力ポートＩi（ｉ＝０，１，
２，３）に対して“ｊ”（ｊ＝０，１，２，３）
を与えると、ポートＩiから出ている４本の信号
線ｌの中の第ｊ番目の出力ポートＷ，への信号線
ｌ上のゲートが開かれる。第１サイクルにおいて
は、入力ポートI0，I1，I2に対してゲート信号は
有効フラグをオフ（無効状態）にして、入力ゲー
トI3に対しては数値“１”とその数値が有効状態
であることを示す有効フラグとゲート信号として
与える。この結果、第０サイクルにおいては、書
込データ・バス６―０上にエレメントA0が、書
込データ・バス６―２上にエレメントA1が、書
込データ・バス６―３上にエレメントA2が送出
される。また、第１サイクルにおいては、書込デ
ータ・バス６―１上にエレメントA3が送出され
る。ここで各サイクルで書込データ・バス６―
０，６―１，６―２，６―３に出力されたベクト
ル・エレメントに対して、対応する各サイクルに
マスク・エレメントとして与えられる信号をベク
トル・レジスタへの書込可否指定信号として与え
る。つまり、第０サイクルでは書込データ・バス
６―０，６―２，６―３に出力されるベクトル・
エレメントの書込みが行われ、第１サイクルでは
書込データ・バス６―１に出力されるベクトル・
エレメントの書込みが行われる。
ま、マスク・エレメント列が第５図の場合と同一
であると仮定する。この場合、第０サイクルにお
いては信号S1は、入力ポートI0に対しては数値
“０”とその数値が有効状態であることを示す有
効フラグとをゲート信号として、入力ポートI1に
対しては数値“２”とその数値が有効状態である
ことを示す有効フラグとをゲート信号として、入
力ポートI2に対しては数値“３”とその数値が有
効状態であることを示す有効フラグとをゲート信
号として与える。入力ポートI3に対しては無効状
態であることをゲート信号として与える。入力ポ
ートI0ないしI3において、有効フラグがオン（有
効状態）である入力ポートＩi（ｉ＝０，１，
２，３）に対して“ｊ”（ｊ＝０，１，２，３）
を与えると、ポートＩiから出ている４本の信号
線ｌの中の第ｊ番目の出力ポートＷ，への信号線
ｌ上のゲートが開かれる。第１サイクルにおいて
は、入力ポートI0，I1，I2に対してゲート信号は
有効フラグをオフ（無効状態）にして、入力ゲー
トI3に対しては数値“１”とその数値が有効状態
であることを示す有効フラグとゲート信号として
与える。この結果、第０サイクルにおいては、書
込データ・バス６―０上にエレメントA0が、書
込データ・バス６―２上にエレメントA1が、書
込データ・バス６―３上にエレメントA2が送出
される。また、第１サイクルにおいては、書込デ
ータ・バス６―１上にエレメントA3が送出され
る。ここで各サイクルで書込データ・バス６―
０，６―１，６―２，６―３に出力されたベクト
ル・エレメントに対して、対応する各サイクルに
マスク・エレメントとして与えられる信号をベク
トル・レジスタへの書込可否指定信号として与え
る。つまり、第０サイクルでは書込データ・バス
６―０，６―２，６―３に出力されるベクトル・
エレメントの書込みが行われ、第１サイクルでは
書込データ・バス６―１に出力されるベクトル・
エレメントの書込みが行われる。
第７図はアライン・バス・ゲート発生回路７の
１実施例を示すブロツク図である。第７図におい
て、８は命令バツフア、９はマスク・バツフア・
レジスタ、１０は第１選択信号発生回路、１１は
「１」の個数を計数する回路、１２はアダー、１
３は積算レジスタ、１４は定数発生部、１５は第
１選択回路、１６は第２選択回路、１７は第２選
択回路制御手段のデコーダ、１８は命令デコー
ダ、１９は選択回路、a0ないしa3は第１ポート、
b0ないしb3は第２ポートをそれぞれ示している。
１実施例を示すブロツク図である。第７図におい
て、８は命令バツフア、９はマスク・バツフア・
レジスタ、１０は第１選択信号発生回路、１１は
「１」の個数を計数する回路、１２はアダー、１
３は積算レジスタ、１４は定数発生部、１５は第
１選択回路、１６は第２選択回路、１７は第２選
択回路制御手段のデコーダ、１８は命令デコー
ダ、１９は選択回路、a0ないしa3は第１ポート、
b0ないしb3は第２ポートをそれぞれ示している。
命令バツフア９に対しては、ベクトル命令のオ
ペレーシヨン・コードがセツトされ、これは命令
デコーダ１８によつてデコードされる。オペレー
シヨン・コードが圧縮変換又は拡張変換を指示し
ている場合には、「１」の信号S2又は「０」の信
号S2がアライン回路に送られる。マスク・バツフ
ア・レジスタ９には、マスク・レジスタから同時
に読出された連続せる４個のマスク・エレメント
がセツトされる。第１選択信号発生回路１０は、
マスク・バツフア・レジスタ９の内容に基づいて
第１選択回路１５を制御す制御信号を生成するも
のである。「１」の個数を計数する回路１１は、
マスク・バツフア・レジスタ９内の「１」の個数
を計数し、これをアダー１２に送るものである。
アダー１２は、送られてきた「１」の個数と積算
レジスタ１３の内容とを加算し、加算結果を再び
積算レジスタ１３に書込むものである。定数発生
部１４は、定数“０”の発生部、定数“１”の発
生部、定数“２”の発生部、定数“３”の発生部
を有している。前記各定数発生部は３ビツトで表
され、最初のビツトは有効フラグであり、残りの
２ビツトで定数０，１，２，３を表す。
ペレーシヨン・コードがセツトされ、これは命令
デコーダ１８によつてデコードされる。オペレー
シヨン・コードが圧縮変換又は拡張変換を指示し
ている場合には、「１」の信号S2又は「０」の信
号S2がアライン回路に送られる。マスク・バツフ
ア・レジスタ９には、マスク・レジスタから同時
に読出された連続せる４個のマスク・エレメント
がセツトされる。第１選択信号発生回路１０は、
マスク・バツフア・レジスタ９の内容に基づいて
第１選択回路１５を制御す制御信号を生成するも
のである。「１」の個数を計数する回路１１は、
マスク・バツフア・レジスタ９内の「１」の個数
を計数し、これをアダー１２に送るものである。
アダー１２は、送られてきた「１」の個数と積算
レジスタ１３の内容とを加算し、加算結果を再び
積算レジスタ１３に書込むものである。定数発生
部１４は、定数“０”の発生部、定数“１”の発
生部、定数“２”の発生部、定数“３”の発生部
を有している。前記各定数発生部は３ビツトで表
され、最初のビツトは有効フラグであり、残りの
２ビツトで定数０，１，２，３を表す。
第８図は第１選択回路を説明するものである。
第８図に示すように、第１ポートのポートa0は
“０”，“１”，“２”，“３”の定数発生部に信号線
を介して接続され、第１ポートのポートａは
“１”，“２”，“３”の定数発生部に接続され、第
１ポートのポートa2は“２”，“３”の定数発生部
に接続され、第１ポートのポートa3は“３”の定
数発生部に接続されている。各信号線にはゲート
が設けられている。いま、マスク・エレメント
m0，m1，m2，m3が「0000」である場合には、第
１ポートa0，a1，a2，a3は何も出力しない。マス
ク・エレメントm0，m1，m2，m3が「0001」のと
きには、“３”の定数発生部の情報が第１ポート
のポートa0から出力される。さきに述べたように
“３”の定数発生部から出力される情報は「111」
で表され、先頭ビツトは有効フラグであり、後の
２ビツトは数値を示す。
第８図に示すように、第１ポートのポートa0は
“０”，“１”，“２”，“３”の定数発生部に信号線
を介して接続され、第１ポートのポートａは
“１”，“２”，“３”の定数発生部に接続され、第
１ポートのポートa2は“２”，“３”の定数発生部
に接続され、第１ポートのポートa3は“３”の定
数発生部に接続されている。各信号線にはゲート
が設けられている。いま、マスク・エレメント
m0，m1，m2，m3が「0000」である場合には、第
１ポートa0，a1，a2，a3は何も出力しない。マス
ク・エレメントm0，m1，m2，m3が「0001」のと
きには、“３”の定数発生部の情報が第１ポート
のポートa0から出力される。さきに述べたように
“３”の定数発生部から出力される情報は「111」
で表され、先頭ビツトは有効フラグであり、後の
２ビツトは数値を示す。
第２選択回路１６においては、第１ポートのポ
ートa0が第２ポートb0，b1，b2，b3に信号線を介
して接続され、第１ポートのポートa1も第２ポー
トb0，b1，b2，b3に信号線を介して接続されてい
る。第１ポートa2，a3も同様である。第２選択回
路１６は、第２選択回路制御手段のデコーダ１７
の出力で制御される。第９図は第２選択回路の動
作を説明するものであつて、第９図イは積算レジ
スタ１３の内容が“０”の場合、ロは“１”の場
合、ハは“２”の場合、ニは“３”の場合におけ
る第１ポートa0ないしa3と第２ポートb0ないしb3
の間の関係を示している。第９図イにおいては、
第１ポートのポートa0と第２ポートのポートb0と
が接続され、第１ポートのポートa1と第２ポート
のポートb1とが接続され、第１ポートのポートa2
と第２ポートのポートb2とが接続され、第１ポー
トのポートa3と第２ポートのポートb3とが接続さ
れる。第９図ロないしニは容易に理解出来るもの
と思われるので、説明は省略する。
ートa0が第２ポートb0，b1，b2，b3に信号線を介
して接続され、第１ポートのポートa1も第２ポー
トb0，b1，b2，b3に信号線を介して接続されてい
る。第１ポートa2，a3も同様である。第２選択回
路１６は、第２選択回路制御手段のデコーダ１７
の出力で制御される。第９図は第２選択回路の動
作を説明するものであつて、第９図イは積算レジ
スタ１３の内容が“０”の場合、ロは“１”の場
合、ハは“２”の場合、ニは“３”の場合におけ
る第１ポートa0ないしa3と第２ポートb0ないしb3
の間の関係を示している。第９図イにおいては、
第１ポートのポートa0と第２ポートのポートb0と
が接続され、第１ポートのポートa1と第２ポート
のポートb1とが接続され、第１ポートのポートa2
と第２ポートのポートb2とが接続され、第１ポー
トのポートa3と第２ポートのポートb3とが接続さ
れる。第９図ロないしニは容易に理解出来るもの
と思われるので、説明は省略する。
次に第７図の動作を第５図の圧縮変換の場合を
例として説明する。第０サイクルにおいては、マ
スク・バツフア・レジスタ９に「1011」がセツト
される。マスク・バツフア・レジスタ９の内容が
「1011」であるので、第８図に示すように、第１
ポートのポートa0は数値“０”とその数値が有効
状態であることを示す有効フラグとを、第１ポー
トのポートa1には数値“２”とその数値が有効状
態であることを示す有効フラグとを、第１ポート
のポートa2には数値“３”とその数値が有効状態
であることを示す有効フラグとを出力する。第１
ポートのポートa3に対しては無効状態であること
を出力する。第０サイクルにおいては、積算レジ
スタ１３の内容は“０”であるので、第１ポート
a0ないしa3と第２ポートb0ないしb3との間の接続
は第９図イに示すようになる。また、デコーダ１
８の出力信号S2が「１」であるので、出力ポート
W0に対するゲート信号は数値“０”と数値が有
効状態であることを示す有効フラグを、出力ポー
トW1に対するゲート信号は数値“２”と数値が
有効状態であることを示す有効フラグを、出力ポ
ートW2に対するゲート信号は数値“３”と数値
が有効状態であるとを示す有効フラグを供給し、
出力ポートW3にに対するゲート信号は無効状態
であることを供給する。また、ベクトル・レジス
タへの書込可否指定信号はデコーダ１８の出力信
号S2が「１」（圧縮変換命令であることを示す）
であから、第２ポートb0ないしb3の有効フラグ部
分を選択回路１９で選択し、「1110」が生成さ
る。書込可否指定信号は「1110」となるので、書
込データ・バス６―０，６―１，６―２上のエレ
メントはベクトル・レジスタに書込まれるが、書
込データ・バス６―３上のエレメントはベクト
ル・レジスタに書込まれない。
例として説明する。第０サイクルにおいては、マ
スク・バツフア・レジスタ９に「1011」がセツト
される。マスク・バツフア・レジスタ９の内容が
「1011」であるので、第８図に示すように、第１
ポートのポートa0は数値“０”とその数値が有効
状態であることを示す有効フラグとを、第１ポー
トのポートa1には数値“２”とその数値が有効状
態であることを示す有効フラグとを、第１ポート
のポートa2には数値“３”とその数値が有効状態
であることを示す有効フラグとを出力する。第１
ポートのポートa3に対しては無効状態であること
を出力する。第０サイクルにおいては、積算レジ
スタ１３の内容は“０”であるので、第１ポート
a0ないしa3と第２ポートb0ないしb3との間の接続
は第９図イに示すようになる。また、デコーダ１
８の出力信号S2が「１」であるので、出力ポート
W0に対するゲート信号は数値“０”と数値が有
効状態であることを示す有効フラグを、出力ポー
トW1に対するゲート信号は数値“２”と数値が
有効状態であることを示す有効フラグを、出力ポ
ートW2に対するゲート信号は数値“３”と数値
が有効状態であるとを示す有効フラグを供給し、
出力ポートW3にに対するゲート信号は無効状態
であることを供給する。また、ベクトル・レジス
タへの書込可否指定信号はデコーダ１８の出力信
号S2が「１」（圧縮変換命令であることを示す）
であから、第２ポートb0ないしb3の有効フラグ部
分を選択回路１９で選択し、「1110」が生成さ
る。書込可否指定信号は「1110」となるので、書
込データ・バス６―０，６―１，６―２上のエレ
メントはベクトル・レジスタに書込まれるが、書
込データ・バス６―３上のエレメントはベクト
ル・レジスタに書込まれない。
第５図の例では、第１サイクルではマスク・バ
ツフア・レジスタ９の内容は「0100」となるの
で、第１ポートのポートa0が数値“１”と有効フ
ラグを出力し、他の第１ポートは無効状態を出力
する。また、第１サイクルにおいては、積算レジ
スタ１３は“３”を示しているので、第１ポート
a0ないしa3と第２ポートb0ないしb3の関係は第９
図ニに示すようになる。この結果、第２ポートの
ポートb0ないしb2は無効状態を出力し、ポートb3
は数値“１”と有効フラグを出力する。また、ベ
クトル・レジスタの書込可否指定信号は「0001」
を出力する。第２ポートのポートb3が数値“１”
と有効フラグを出力すると、読出データ・バス４
―１上のエレメントが書込データ・バス６―３上
に送出され、書込可否指定信号が「0001」を指定
しているので書込データ・バス６―３上のデータ
のみがベクトル・レジスタに書込まれる。
ツフア・レジスタ９の内容は「0100」となるの
で、第１ポートのポートa0が数値“１”と有効フ
ラグを出力し、他の第１ポートは無効状態を出力
する。また、第１サイクルにおいては、積算レジ
スタ１３は“３”を示しているので、第１ポート
a0ないしa3と第２ポートb0ないしb3の関係は第９
図ニに示すようになる。この結果、第２ポートの
ポートb0ないしb2は無効状態を出力し、ポートb3
は数値“１”と有効フラグを出力する。また、ベ
クトル・レジスタの書込可否指定信号は「0001」
を出力する。第２ポートのポートb3が数値“１”
と有効フラグを出力すると、読出データ・バス４
―１上のエレメントが書込データ・バス６―３上
に送出され、書込可否指定信号が「0001」を指定
しているので書込データ・バス６―３上のデータ
のみがベクトル・レジスタに書込まれる。
第７図の装置は、拡張変換の場合のには信号S1
が「０」、第２ポートb0ないしb3の出力が入力ポ
ートI0ないしI3に供給される点及び選択回路１９
の出力にはマスク・レジスタから読出されたマス
ク・エレメントが供給される点が異なるのみで、
その他の点では圧縮変換の場合と同様に動作す
る。
が「０」、第２ポートb0ないしb3の出力が入力ポ
ートI0ないしI3に供給される点及び選択回路１９
の出力にはマスク・レジスタから読出されたマス
ク・エレメントが供給される点が異なるのみで、
その他の点では圧縮変換の場合と同様に動作す
る。
以上の説明から明らかなように、本発明によれ
ば、 (イ) 圧縮変換／拡張変換を同じ金物で行い得る。
ば、 (イ) 圧縮変換／拡張変換を同じ金物で行い得る。
(ロ) アライン回路のゲート制御信号が容易に作成
することができ、またベクトル・レジスタへの
書込み制御は圧縮変換の場合はゲート制御信号
の有効フラグを使用することによつて、拡張変
換の場合は読出されたマスク・エレメントを使
用することによつて書込可否指定信号が生成さ
れるから、余分の回路を設置する必要がない。
することができ、またベクトル・レジスタへの
書込み制御は圧縮変換の場合はゲート制御信号
の有効フラグを使用することによつて、拡張変
換の場合は読出されたマスク・エレメントを使
用することによつて書込可否指定信号が生成さ
れるから、余分の回路を設置する必要がない。
(ハ) アライン回路のバスの物量を増加させること
なく、また処理速度を落とすことなく圧縮変換
および拡張変換が出来る。
なく、また処理速度を落とすことなく圧縮変換
および拡張変換が出来る。
などの顕著な作用効果を奏することが出来る。
第１図はベクトルの圧縮変換を説明する図、第
２図はベクトルの拡張変換を説明する図、第３図
は本発明が適用されるベクトル処理装置の一部を
示す図、第４図は本発明の一実施例の概要を示す
図、第５図は第４図の実施例における圧縮変換を
説明する図、第６図は第４図における拡張変換を
説明する図、第７図はアライン・バスゲート発生
回路の１実施例のブロツク図、第８図は第１選択
回路の動作を説明するための図、第９図は第２選
択回路の動作を説明するための図である。 １……ベクトル・レジスタ、２……マスク・レ
ジスタ、３……演算器、４―０ないし４―３……
読出データ・バス、５―０ないし５―３……マス
ク・データ・バス、６―０ないし６―３…書込デ
ータ・バス、７……アライン・バスゲート発生回
路、８……命令バツフア、９……マスク・バツフ
ア・レジスタ、１０……第１選択信号発生回路、
１１……「１」の個数を計数する回路、１２…ア
ダー、１３……積算レジスタ、１４……定数発生
部、１５……第１選択回路、１６……第２選択回
路、１７……第２選択回路制御のデコーダ、１８
……命令デコーダ、１９……選択回路。
２図はベクトルの拡張変換を説明する図、第３図
は本発明が適用されるベクトル処理装置の一部を
示す図、第４図は本発明の一実施例の概要を示す
図、第５図は第４図の実施例における圧縮変換を
説明する図、第６図は第４図における拡張変換を
説明する図、第７図はアライン・バスゲート発生
回路の１実施例のブロツク図、第８図は第１選択
回路の動作を説明するための図、第９図は第２選
択回路の動作を説明するための図である。 １……ベクトル・レジスタ、２……マスク・レ
ジスタ、３……演算器、４―０ないし４―３……
読出データ・バス、５―０ないし５―３……マス
ク・データ・バス、６―０ないし６―３…書込デ
ータ・バス、７……アライン・バスゲート発生回
路、８……命令バツフア、９……マスク・バツフ
ア・レジスタ、１０……第１選択信号発生回路、
１１……「１」の個数を計数する回路、１２…ア
ダー、１３……積算レジスタ、１４……定数発生
部、１５……第１選択回路、１６……第２選択回
路、１７……第２選択回路制御のデコーダ、１８
……命令デコーダ、１９……選択回路。
Claims (1)
- 【特許請求の範囲】 １ １サイクル中に同一ベクトルに属するｎ個の
連続せるベクトル・エレメントを読出し得ると共
に同一ベクトルに属するｎ個の連続せるベクト
ル・エレメントを書込み得るようになつたベクト
ル・レジスタ、上記ベクトル・レジスタから読出
される複数のエレメントのそれぞれと同一番号を
持つ複数のマスク・エレメントの読出しが対応す
るベクトル・エレメントの読出しと同期して行わ
れるマスク・レジスタ、上記ベクトル・レジスタ
から読出されたｎ個のベクトル・エレメントに対
応して設けられたｎ個の読出データ・バス、上記
ベクトル・レジスタへ書込まれるｎ個のベクト
ル・エレメントに対応して設けられたｎ個の書込
データ・バスおよび上記ｎ個の読出データ・バス
のそれぞれ上記ｎ個の書込データ・バスのそれぞ
れに選択的に接続するアライン回路を備えるベク
トル処理装置において、上記マスク・レジスタか
ら読出されたマスク・エレメントの所定値Ａに従
つてベクトル・エレメントの圧縮変換および／ま
たは拡張変換を行うために、上記ｎ個の読出デー
タ・バスまたは書込データ・バスのそれぞれに対
応するすると共に有効フラグ部と数値部とから成
る定数を出力するｎ個の定数発生部、ｎ個の第１
ポートa0ないしａo-1，上記ｎ個の定数発生部と
上記ｎ個の第１ポートa0ないしano-1とを選択的
に接続する第１選択回路、上記マスク・レジスタ
から同時に読出されたｎ個のマスク・エレメント
に基づいて上記第１選択回路を制御する第１選択
信号発生回路、ｎ個の第２ポートb0ないしｂo-
１，上記第１ポートa0ないしａo-1と上記第２ポ
ートb0ないしｂo-1を選択的に接続する第２選択
回路、上記マスク・レジスタから読出されたマス
ク・エレメントの内の所定値Ａをもつマスク・エ
レメントの個数を積算する積算回路および上記積
算回路の積算値に基づいて上記第２選択回路を制
御する第２選択回路制御手段を設け、上記第２ポ
ートb0ないしｂo-1の出力信号をアライン回路の
ゲート制御信号としたことを特徴とするベクトル
処理装置。 ２ 上記マスク・レジスタから読出されたマス
ク・エレメントの内の所定値Ａをもつマスク・エ
レメントの個数を積算する積算回路は、少なくと
もｎ個の上記第１ポートa0ないしａo-1を選択可
能とするようなｍビツト（２m≧ｎ）から成る積
算回路であることを特徴とする特許請求の範囲第
１項記載のベクトル処理装置。 ３ 上記ベクトル・エレメントの圧縮変換または
拡張変換を行うに際し、上記第２ポートb0ないし
ｂo-1の出力信号は圧縮変換あるいは拡張変換に
依らず同一論理で出力するとともに、圧縮変換ま
たは拡張変換のいずれを実行するかを指定する指
定信号を付与してアライン回路のゲート制御信号
としたことを特徴とする特許請求の範囲第１項記
載のベクトル処理装置。 ４ 上記ｎ個の定数発生部の各々は有効フラグ部
と数値部とから構成されるようにし、上記アライ
ン回路へのゲート制御信号は上記第２ポートb0な
いしｂo-1の出力信号の全てを与えるようにして
アラインの処理を制御するともに、上記ベクト
ル・レジスタへ書込まれるｎ個のベクトル・エレ
メントに対応して書込みの可否を制御する信号と
して、圧縮変換を行う場合には上記第２ポートb0
ないしｂo-1の出力信号のうちの有効フラグ部の
みを使用してベクトル・レジスタへの書込み可否
を制御するようにし、拡張変換を行う場合にはマ
スク・レジスタから読出されたマスク・エレメン
トを使用してベクトル・レジスタへの書込みの可
否を制御するようにしたことを特徴とする特許請
求の範囲第１項記載のベクトル処理装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56095681A JPS57209570A (en) | 1981-06-19 | 1981-06-19 | Vector processing device |
| AU84724/82A AU534216B2 (en) | 1981-06-19 | 1982-06-09 | Vectoring in data processor |
| CA000404871A CA1189627A (en) | 1981-06-19 | 1982-06-10 | Vector processing unit |
| US06/388,196 US4490786A (en) | 1981-06-19 | 1982-06-14 | Vector processing unit |
| DE8282303198T DE3277252D1 (en) | 1981-06-19 | 1982-06-18 | Vector processing units |
| BR8203588A BR8203588A (pt) | 1981-06-19 | 1982-06-18 | Unidade de processamento de vetor |
| EP82303198A EP0068764B1 (en) | 1981-06-19 | 1982-06-18 | Vector processing units |
| ES513241A ES8305138A1 (es) | 1981-06-19 | 1982-06-18 | "una instalacion electronica de tratamiento de vectores". |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56095681A JPS57209570A (en) | 1981-06-19 | 1981-06-19 | Vector processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57209570A JPS57209570A (en) | 1982-12-22 |
| JPS6141026B2 true JPS6141026B2 (ja) | 1986-09-12 |
Family
ID=14144236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56095681A Granted JPS57209570A (en) | 1981-06-19 | 1981-06-19 | Vector processing device |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4490786A (ja) |
| EP (1) | EP0068764B1 (ja) |
| JP (1) | JPS57209570A (ja) |
| AU (1) | AU534216B2 (ja) |
| BR (1) | BR8203588A (ja) |
| CA (1) | CA1189627A (ja) |
| DE (1) | DE3277252D1 (ja) |
| ES (1) | ES8305138A1 (ja) |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5975365A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | ベクトル処理装置 |
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