JPS6139653A - Extracting circuit of digital synchronizing signal - Google Patents

Abstract

PURPOSE:To extract a digital snychronizing signal that can be operated at low speed by using a ROM of small capacity by providing latches of three stages in a digital data reproducing device and supplying the content of the second latch to the ROM. CONSTITUTION:Digital data Din reproduced from a magnetic tape are supplied to a latch 11 through a series/parallel converter and supplied to a buffer memory 1 through latches 12, 13, 14 and a gate circuit 15. The data are read out from the buffer memory 1 and outputs synchronized with a sampling clock CKR and block clock BLKR are obtained as sent-out data Dout through latches 16, 17 and a phase shifter 8. Bit patterns and phase deviation of block synchronizing signals are detected by a pattern comparator 3. The synchronizing signal can be extracted from input data made parallel in word unit without detecting any synchronous pattern at once from three latched data.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルデータ再生機に適用することが
できるディジタル同期信号の抽出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital synchronization signal extraction circuit that can be applied to a digital data reproducing machine.

〔従来の技術〕[Conventional technology]

ディジタルデータをシリアルデータの形態で磁気テープ
に記録／再生する場合、データの区切を示すために、所
定量（ブロックと称する）のデータ毎にマーク（ブロッ
ク同期信号と称する）が挿入される。再生側では、ブロ
ック同期信号を識別してデータを正しい形に復元する。When recording/reproducing digital data in the form of serial data on a magnetic tape, a mark (referred to as a block synchronization signal) is inserted for each predetermined amount of data (referred to as a block) to indicate the division of data. On the playback side, the block synchronization signal is identified and the data is restored to the correct form.

ブロック同期信号の識別は、再生データ中にブロック同
期信号のビットパターンが生じることを検出することで
なされる。The block synchronization signal is identified by detecting the occurrence of a block synchronization signal bit pattern in the reproduced data.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来では、ブロック同期信号のパターンをシリアルデー
タのままで検出しており、入力データが高速のディジタ
ル信号の場合には、プロ・ツク同期信号の抽出回路も高
速で動作することが要求される問題点があった。また、
入力ディジタル信号からブロック同期信号を抽出する場
合、大容量のＲＯＭを必要とする欠点があった。Conventionally, the block synchronization signal pattern is detected as serial data, and if the input data is a high-speed digital signal, the problem is that the block synchronization signal extraction circuit must also operate at high speed. There was a point. Also,
When extracting a block synchronization signal from an input digital signal, a large capacity ROM is required.

ディジタルデータ記録／再生機に限らずバケット伝送の
ようなディジタルデータの伝送システムにおいても、−
ヒ述と同様の問題点が生じる。Not only in digital data recording/playback equipment, but also in digital data transmission systems such as bucket transmission.
The same problem as mentioned above arises.

従って、この発明の目的は、ディジタル同期信号を抽出
する回路を低速で動作させることができ、且つＲＯＭと
して小容量のものを使用できるディジタル同期信号の抽
出回路を桿供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a digital synchronization signal extraction circuit that can operate at low speed and use a small capacity ROM.

〔問題点を解決するための手段〕[Means for solving problems]

この発明は、ブロック配列されたブロックデータの先頭
にブロック同期信号を有する入力データからブロック同
期信号を取り出すディジタル同期信号の抽出回路におい
て、 少なくとも２ワード長以−ヒのブロック同期信号を有ず
イ）データを各々がワード長の３段の第１、第２、第３
のラッチに入力し、第２のう・ノチの内容をＲＯＭに供
給し、このＲＯＭにより、プロ・ツク同期信号の一部の
ビットパターンからプロ・ツク同期信号の１ワード内で
の位相ズレを検出し、第１のラッチ及び第３のラッチの
内容を位相ズレ情報に基づいてシフトし、このシフトさ
れたワード長のデータからブロック同期信号の同期パタ
ーンを検出するようにしたようにしたことを特徴とする
ディジタル同期信号の抽出回路である。The present invention provides a digital synchronization signal extraction circuit for extracting a block synchronization signal from input data having a block synchronization signal at the beginning of block data arranged in a block arrangement. The data is stored in the first, second, and third stages of three stages, each of word length.
The contents of the second pocket are input to the latch of The contents of the first latch and the third latch are shifted based on the phase shift information, and the synchronization pattern of the block synchronization signal is detected from the shifted word length data. This is a featured digital synchronization signal extraction circuit.

〔作用〕[Effect]

ラッチにより、入力データをワード単位の並列データに
変換して、ワードクロックの速度でもって抽出回路が動
作することを可能としている。また、３個のラッチに取
り込まれたデータから一度に同期パターンを検出せずに
、まず、１ワード分のデータから位相ズレ情報を検出し
、この位相ズレ情報Ｇこより２ワード分のデータをビッ
トシフトし、位相ズレ情報によりシフトされた本来のパ
ターンと仕較することで、ブロック同期信号を抽出する
ので、必要とするＲＯＭの容量を小とすることができる
。The latch converts the input data into word-by-word parallel data, allowing the extraction circuit to operate at the speed of the word clock. In addition, instead of detecting the synchronization pattern from the data captured in the three latches at once, phase shift information is first detected from one word of data, and from this phase shift information G, two words of data are converted into bits. Since the block synchronization signal is extracted by shifting and comparing it with the original pattern shifted by the phase shift information, the required ROM capacity can be reduced.

〔実施例〕〔Example〕

以下、この発明の一実施例について、図面を参照して説
明する。An embodiment of the present invention will be described below with reference to the drawings.

第１図は、この発明を回転ヘッド形のディジタルデータ
の再生機に適用した一実施例の全体の構成を示し、１が
バッファメモリ、２がバ・ノファメモリ１を制御するメ
モリ制御回路、３がパターン比較器、４がＦ　Ｔ　Ｆ　
Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔレジスタ）
、５がステータスコントローラ、６がアドレスメモリ、
７がアドレスメモリ６を制御するメモリ制御回路、８が
フェーズシフタである。FIG. 1 shows the overall configuration of an embodiment in which the present invention is applied to a rotary head type digital data reproducing machine, in which 1 is a buffer memory, 2 is a memory control circuit for controlling the buffer memory 1, and 3 is a memory control circuit for controlling the buffer memory 1. Pattern comparator, 4 is F T F
O (First In First Out register)
, 5 is the status controller, 6 is the address memory,
7 is a memory control circuit that controls the address memory 6, and 8 is a phase shifter.

回転ヘッドにより磁気テープから再生されたディジタル
データが図示せずも、ビットクロック再生回路及び直列
−並列変換器を介してラッチ１１に供給される。ビット
クロック再生回路では、再生データに同期したビットク
ロックが再生され、このビットクロックが分周されてサ
ンプリングクロックＣＫＲが形成される。ＢＧＮで示す
タイミング信号は、ヘッドが磁気テープに摺接を開始す
る時に発生ずるものである。Digital data reproduced from the magnetic tape by the rotary head is supplied to the latch 11 via a bit clock reproduction circuit and a serial-to-parallel converter (not shown). The bit clock reproduction circuit reproduces a bit clock synchronized with reproduced data, and divides the frequency of this bit clock to form a sampling clock CKR. A timing signal indicated by BGN is generated when the head starts sliding contact with the magnetic tape.

再生データは、例えば第２図に示す構成の１ブロツクを
単位とするシリアルデータである。即ち、先頭に例えば
２ワードのブロック同期信号が位置し、その後にブロッ
クアドレス及び識別信号が位置し、更に、その後にディ
ジタルデータが位置し、ディジタルデータの後にデータ
のエラー訂正用のパリティが位置する配列とされ、１プ
ロ・ツクの長さがＮワードとされている。より具体的に
は、１ブロツクが１３２ワードの長さとされ、プロ・ツ
ク同期信号が２ワードとされ、１本のトラ・ツクに５１
２ブロツクのデータが記録される。記録時に、１ワード
が８ビツトのデータが好ましい（記録データの直流分を
低減させる）９ビツトのパターンに変換されるブロック
コーディングがなされており、従って、入力データＤｉ
ｎは、９ビツトパラレルのデータである。The reproduced data is, for example, serial data having a structure shown in FIG. 2 in units of one block. That is, for example, a two-word block synchronization signal is located at the beginning, followed by a block address and identification signal, further followed by digital data, and after the digital data is a parity for data error correction. It is an array, and the length of one program is N words. More specifically, one block has a length of 132 words, the pro-clock synchronization signal has a length of 2 words, and one track has a length of 51 words.
Two blocks of data are recorded. At the time of recording, block coding is performed in which 1 word of data is preferably converted to a 9-bit pattern (reducing the DC component of the recorded data), and therefore the input data Di
n is 9-bit parallel data.

この入力データＤｉｎがラッチ１１．１２．１３．１４
及びゲート回路１５を介してバッファメモリ１に供給さ
れる。バッファメモリ１から読み出されたデータがラッ
チ１Ｇ、１７及びフェーズシフタ８を介して出力データ
Ｄｏｕｔとして取り出される。この出力データＤｏｕｔ
は、時間軸変動分が除去され読み出し側の基準のサンプ
リングクロックＣＫＲに同期したもので、且つ基準のブ
ロッククロックＢ　Ｌ　Ｋ　Ｒに同期したものとされる
。This input data Din is latched 11.12.13.14
and is supplied to the buffer memory 1 via the gate circuit 15. Data read from the buffer memory 1 is taken out as output data Dout via the latches 1G and 17 and the phase shifter 8. This output data Dout
is synchronized with the reference sampling clock CKR on the read side with time axis fluctuations removed, and is also synchronized with the reference block clock B L K R.

この発明の一実施例の各部の動作の概要について以下に
説明する。An outline of the operation of each part of an embodiment of the present invention will be described below.

パターン比較器３は、ブロック同期信号のビットパター
ンを人力データＤｉｎ中より検出すると共に、位相ズレ
を併せて検出するものである。この一実施例は、データ
をビットクロックでなくサンプリングクロックにより回
路を動作させているので、１ワード内のビット単位の位
相ズレを残したままバッファメモリ１からの読み出しを
行−い、フェーズシフタ８においてこの位相ズレを補正
するようにしている。The pattern comparator 3 detects the bit pattern of the block synchronization signal from the human input data Din, and also detects the phase shift. In this embodiment, since the circuit is operated using a sampling clock instead of a bit clock for data, data is read from the buffer memory 1 while leaving a bit-by-bit phase shift within one word, and the phase shifter 8 This phase shift is corrected in the following steps.

パターン比較器３は、後述のように、比較的小型のＲＯ
Ｍを複数個用いてパターン比較をおこなっている。パタ
ーン比較は、パターンの完全一致の場合のみならず、相
関判定法によりホールド（ロックとも呼ばれる。）状態
に入った時に、同期保持性を良くするために、パターン
が多少異なる時でも、一致とみなす構成とされている。The pattern comparator 3 is a relatively small RO as described later.
Pattern comparison is performed using a plurality of M. Pattern comparison is performed not only when the patterns are a perfect match, but also when a hold (also called lock) state is entered using the correlation judgment method.In order to maintain synchronization, even when the patterns are slightly different, it is considered a match. It is said to be composed of

バッファメモリ１は、相関法による判定結果が出される
迄のデータ遅延用と再生データの時間軸補正用との役割
を有している。このバッファメモＩＪ　１は、高速で非
同期の書き込み及び読み出しをなしうるメモリであり、
読み出しも書き込みも絶対的な優先権を持たず、互いに
譲歩しながら要求を出した期間内で確実に実行を終了す
ることができる。このため、メモリ制御回路２の書き込
めアドレスカウンタ１８と入力されるデータとの対応関
係が把握しやすい。The buffer memory 1 has the roles of delaying data until a determination result based on the correlation method is issued and correcting the time axis of reproduced data. This buffer memory IJ 1 is a memory that can perform high-speed asynchronous writing and reading,
Neither reading nor writing has absolute priority, and execution can be reliably completed within the requested period while making concessions to each other. Therefore, it is easy to understand the correspondence between the write address counter 18 of the memory control circuit 2 and input data.

しかし、その反面、読み出し優先でないので、バッファ
メモリ１の出力ラッチ１５の出力データは、時間軸が一
定してない。そこで、ラッチ１７により一定周期の読み
出し側のクロックにより取り直される。１９は、メモリ
制御回路２の読み出しアドレスカウンタであり、２０は
、アドレスセレクタである。However, on the other hand, since reading is not given priority, the time axis of the output data of the output latch 15 of the buffer memory 1 is not constant. Therefore, the latch 17 restarts the reading clock with a constant cycle. 19 is a read address counter of the memory control circuit 2, and 20 is an address selector.

ＦＩＦＯ４には、パターン比較器３から信号Ｓ■　（シ
リアルイン）が供給される。入力データＤｉｎの系列中
にブロック同期信号が検出されると、パターン比較器３
から、位相ズレ情報を表す信号ＰＨ３と同時に、ブロッ
ク同期信号の後部とデータが混在しているワード即ち各
ブロックの先頭データに対応する書き込みアドレス情報
（先頭アドレスと呼ぶ、）をサンプリングする信号ｓ■
が出力される。従って、ＦＩＦＯ４には、書き込みアド
レスカウンター８からの先頭アドレス及び位相ズレ情報
を示す信号ＰＨ３がラッチ２１を介して登録される。The FIFO 4 is supplied with a signal S■ (serial in) from the pattern comparator 3. When a block synchronization signal is detected in the series of input data Din, the pattern comparator 3
At the same time as the signal PH3 representing phase shift information, a signal s■ samples the write address information (referred to as the start address) corresponding to the word in which the rear part of the block synchronization signal and data are mixed, that is, the start data of each block.
is output. Therefore, the signal PH3 indicating the start address and phase shift information from the write address counter 8 is registered in the FIFO 4 via the latch 21.

ＦＩＦＯ４には、前述の信号Ｓｌの他にステータスコン
トローラ５から信号ｓｏ、信号ＦＲが供給され、ＦＩＦ
Ｏ４からデータと信号ＯＲが出方される。これらの信号
の意味は、次のものである。The FIFO 4 is supplied with a signal so and a signal FR from the status controller 5 in addition to the above-mentioned signal Sl.
Data and signal OR are output from O4. The meanings of these signals are as follows.

信号Ｓｌ（シリアルイン）：このパルスにょす入力デー
タがラッチ２１がらＦＩＦＯ４中に入力される。Signal Sl (serial in): Input data based on this pulse is input into the FIFO 4 through the latch 21.

信号ＯＲ（アウトプットレディ）：ＦＩＦＯ４の出力端
に読み出し可能なデータがある時に“Ｈ゛（ハイレベル
）となる。但し、市販されているＦＩＦＯは、内部に複
数個、出力端から連続して奥にデータがあるとき、１個
読み出す毎にこの信号ＯＲは、一旦“Ｌ”　　（ローレ
ヘル）に落ちてから“Ｈ゛　となる性格がある。Signal OR (output ready): Becomes “H” (high level) when there is readable data at the output end of FIFO 4. However, commercially available FIFOs have multiple internally, and When there is data in the back, this signal OR has the characteristic that it once drops to "L" (low level) and then becomes "H" every time one piece is read.

信号Ｓｏ（シリアルアウト）：信号ＯＲが“Ｈ′の時、
この信号ＳＯに同期してＦＩＦＯｄ中のデータを読み出
せる。Signal So (serial out): When signal OR is “H”,
Data in FIFOd can be read out in synchronization with this signal SO.

信号ＦＲ：リセットするための入力である。これにより
、ＦＩＦＯ４の中は、オールクリアされる。Signal FR: Input for resetting. As a result, the contents of FIFO4 are all cleared.

ステータスコントローラ５は、信号Ｓｒ１信号０Ｒ１一
致信号ＣＭＰ　１、ＣＭＰ２等を入力とし、状態遷移を
生じさせる出力を発生ずるＲＯＭを中心として構成され
ている。入力データＤｉｎ中に偶然、ブロック同期信号
のパターンが現れることがあるため、ＦＩＦＯ４に各デ
ータブロックの先頭データが入ることは保証されていな
い。従って、Ｆ　Ｉ　ＦＯ４に登録されたデータを相関
法にもとずいて選別する必要がある。The status controller 5 is mainly composed of a ROM which receives signals Sr1, 0R1, match signals CMP1, CMP2, etc., and generates an output that causes a state transition. Since a block synchronization signal pattern may appear by chance in the input data Din, it is not guaranteed that the first data of each data block will be stored in the FIFO 4. Therefore, it is necessary to select the data registered in FIFO4 based on the correlation method.

ここでいう相関法は、パターン比較により一度一致を見
ると、ブロック長をＮワードとすると、一致タイミング
からＮワード目に予測パルスを発生させ、再度パターン
の一致を見るかどうかのチェックをすることである。通
常、予測パルスを発生させるには、そのための専用のカ
ウンタを用意するが、この例では、バッファメモリ１の
書き込みアドレスカウンタを利用している。つまり、パ
ターンの一致を見たときの書き込みアドレスにＮを加え
た値を用意しておき、比較器で書き込みアドレスがこの
値に到達するのを待つ。到達すると、比較器からパルス
が発生し、これが予測パルスとなる。The correlation method referred to here means that once a match is found through pattern comparison, assuming the block length is N words, a prediction pulse is generated at the Nth word from the match timing, and a check is made to see if the pattern matches again. It is. Normally, a dedicated counter is prepared to generate a predicted pulse, but in this example, the write address counter of the buffer memory 1 is used. In other words, a value obtained by adding N to the write address when a pattern match is found is prepared, and a comparator waits for the write address to reach this value. Once reached, the comparator generates a pulse, which becomes the predicted pulse.

第１図において、２２及び２３が比較器を示し、比較器
２３から発生する一致信号ＣＭＰ２が予測パルスとなる
。２４が予測アドレスを形成するための加算器である。In FIG. 1, 22 and 23 indicate comparators, and a coincidence signal CMP2 generated from the comparator 23 becomes a predicted pulse. 24 is an adder for forming a predicted address.

ＦＩＦＯ４の出力データのうち信号ＰＨ３のデータは、
ゲート回路２５を介してラッチ２７に入力されると共に
、比較器２２に供給され、アドレスデータがゲート回路
２６を介して加算器２４に供給される。この加算器２４
の出力は、ラッチ２７に入力される。予測パルスＣＭＰ
Ｉ、ＣＭＰ２がステータスコントローラ５に供給される
。Among the output data of FIFO4, the data of signal PH3 is
The address data is input to the latch 27 via the gate circuit 25 and also supplied to the comparator 22, and the address data is supplied to the adder 24 via the gate circuit 26. This adder 24
The output of is input to the latch 27. Predicted pulse CMP
I and CMP2 are supplied to the status controller 5.

ステータスコントロールの方法として、通常用いられて
いるものを状態遷移図を用いて表すと、第３図に示すも
のとなる。A commonly used status control method is shown in FIG. 3 using a state transition diagram.

第３図において、Ｓは、サーチ状態を示し、■は、ベリ
ファイ状態を示し、Ｈは、ホールド状態を示し、Ｐは、
プリアラーム状態を示す。サーチ状態は、ブロック同期
信号のパターンを探している状態を意味し、再生時に回
転ヘッドが各トラックを走査し始める時には、サーチ状
態となる。サーチ状態でパターンが検出されると、ベリ
ファイ状態に移行する。In FIG. 3, S indicates a search state, ■ indicates a verify state, H indicates a hold state, and P indicates a
Indicates pre-alarm condition. The search state means a state in which a block synchronization signal pattern is being searched for, and the search state is entered when the rotary head starts scanning each track during playback. When a pattern is detected in the search state, the process shifts to the verify state.

このベリファイ状態は、見つけられたパターン比較偽の
ほどを相関法により検証する状態である。This verify state is a state in which the degree of falseness of the found pattern comparison is verified by a correlation method.

相関がとれて、真であると判定されると、ボールＬ゛伏
Ｂに移行する。逆に、相関がとれなかった場合は、サー
チ状態に戻る。ホールド状態においても検査が続行され
、相関がとれる限り、ホールド状態に止まる。エラー等
により相関がとれなくなると、プリアラーム状態に入る
。しかし、続く予測パルスで相関がとれると、ホールド
状態に復帰するし、逆に相関がとれないと、同期消失と
いうことでサーチ状態に陥る。If the correlation is established and it is determined to be true, the ball moves to L/Low/B. Conversely, if no correlation is found, the process returns to the search state. The test continues even in the hold state, and remains in the hold state as long as a correlation can be established. If the correlation cannot be established due to an error or the like, a pre-alarm state is entered. However, if a correlation is established with the subsequent predicted pulses, the hold state is returned to. Conversely, if a correlation is not established, synchronization is lost and the search state is entered.

この一実施例は、このステータスコントロールと基本的
には、同様の制御を行うが、後述のような変更を加えて
回復時間を短縮化する改善を行っている。This embodiment basically performs the same control as this status control, but makes improvements to shorten the recovery time by adding changes as described below.

ステータスコントローラ５により選別されることにより
先頭アドレスとして確度が高いものがアドレスメモリ６
に位相ズレ情報と共に、記憶される。２８．２９．３０
は、アドレスメモリ６の入力側に設けられたゲート回路
である。３１は、アドレスメモリ６から読み出されたデ
ータを取り込むラッチである。The address memory 6 selects the one with high accuracy as the first address by selecting it by the status controller 5.
is stored together with phase shift information. 28.29.30
is a gate circuit provided on the input side of the address memory 6. 31 is a latch that takes in data read from the address memory 6.

アドレスメモリ６には、第３図の状態遷移図でホールド
状態にあるときのアドレスのみが記憶される訳ではない
。ホールド状態に達しても、伝送路のエラーにより、同
期消失状態に陥ることが実際には生じる。この場合、伝
送していく情報が映像とか音声のように、連続して初め
て意味を持つものは、再生を維持しなければならない。The address memory 6 does not only store addresses in the hold state in the state transition diagram of FIG. Even if the hold state is reached, a synchronization loss state may actually occur due to an error in the transmission path. In this case, if the information to be transmitted has meaning only when it is continuous, such as video or audio, reproduction must be maintained.

そのために、サーチ状態に落ち込んでも、前の予測パル
スに対応するアドレスが不確実な中でも最有力候補とし
て記憶される。アドレスメモリ６の読み出しは、バッフ
ァメモリ■の読み出しと同様に基準のクロックによりな
される。アドレスメモリ６から読み出された先頭アドレ
スがバッファメモリ１の読み出しアドレスカウンタ１９
にロードされて、バッファメモリ１からのデータの読み
出しがなされる。Therefore, even if the address falls into the search state, the address corresponding to the previous predicted pulse is stored as the most likely candidate even though it is uncertain. Reading from the address memory 6 is performed using the reference clock, similar to reading from the buffer memory (2). The first address read from the address memory 6 is the read address counter 19 of the buffer memory 1.
The data is loaded into the buffer memory 1, and data is read from the buffer memory 1.

バッファメモリ１から読み出されたデータは、無差別に
並列化されたままで、このままでは使えない。そこで、
アドレスメモリ６からブロックデータの先頭アドレスと
同時に読み出された位相ズレ情報をフェーズシフタ８に
供給し、バッファメモリ１から読み出された対応するブ
ロックデータの位相補正を行う。The data read from the buffer memory 1 remains indiscriminately parallelized and cannot be used as it is. Therefore,
The phase shift information read from the address memory 6 at the same time as the start address of the block data is supplied to the phase shifter 8, and the phase of the corresponding block data read from the buffer memory 1 is corrected.

第４図は、パターン比較器３の一例の構成を示す。この
実施例では、ブロック同期信号が２ワード１８ビツトと
されているので、ワード毎に並列化されたときには、ブ
ロック同期信号が３ワードにわたって分布している。ブ
ロック同期信号のビットパターンは、第５図Ａに示すよ
うに、８進表示で（０２６５６７）が採用されている。FIG. 4 shows the configuration of an example of the pattern comparator 3. In this embodiment, the block synchronization signal is 2 words and 18 bits, so when each word is parallelized, the block synchronization signal is distributed over three words. As shown in FIG. 5A, the bit pattern of the block synchronization signal is expressed in octal notation (026567).

ラッチ１１．１２．１３に取り込まれた入力データＤｉ
ｎの連続する３ワードの内で、ラッチ１１及びラッチ１
３の出力がフェーズシフタ３５に供給され、ラッチ１２
の出力がＲＯＭ４１に供給される。ＲＯＭ４１の出力が
セレクタ３６を介してフェーズシフタ３５にビットシフ
ト量を指定する制御信号として供給される。Input data Di captured in latch 11.12.13
Among three consecutive words of n, latch 11 and latch 1
3 is supplied to the phase shifter 35, and the latch 12
The output of is supplied to the ROM 41. The output of the ROM 41 is supplied via the selector 36 to the phase shifter 35 as a control signal specifying the amount of bit shift.

ＲＯＭ４１は、ラッチ１２の出力を用いて、ラッチ１１
．１２．１３に貯えられている２ワードが何ビットずら
せば同期パターンと一致するかを検査するものである。The ROM 41 uses the output of the latch 12 to
．． This is to check how many bits the two words stored in 12.13 must be shifted to match the synchronization pattern.

この位相ズレは、０ビツト〜８ビツトまでの９通りあり
、ＲＯＭ４１から位相ズレを示す４ビツトの出力が発生
ずる。例えばＲＯＭ４１に（５６７）の９ビツトが供給
される時には、位相ズレが０であり、ＲＯＭ４．１の出
力が（００００）となり、また、ＲＯＭ４１に〔６５６
〕の９ビツトが供給される時には、位相ズレが３であり
、ＲＯＭ４１の出力が（００１１）となる。ＲＯＭ４１
への人力は、２９通りありうるが、位相ズレがＯ〜８と
なる９個の入力を除く他の入力に関しては、ＲＯＭ４１
の出力が（１１１１）とされる。There are nine types of this phase shift from 0 bit to 8 bits, and a 4-bit output indicating the phase shift is generated from the ROM 41. For example, when 9 bits (567) are supplied to ROM41, the phase shift is 0, the output of ROM4.1 is (0000), and 9 bits (567) are supplied to ROM41.
], the phase shift is 3 and the output of the ROM 41 becomes (0011). ROM41
There are 29 possible human inputs to
The output of is (1111).

第５図Ｂは、ラッチ１１．１２．１３に貯えられた３ワ
ードの一例を示し、ラッチ１２の内容からＲＯＭ４１が
３ビツトズレを検出する。このＲＯＭ４１の出力がフェ
ーズシフタ３５に供給され、フェーズシフタ３５からラ
ッチ１１及びラッチ１３の出力がＲＯＭ４１の出力に応
じてビットシフトされた１ワードが発生し、ラッチ３７
にラッチされる。第５図Ｃは、第５図Ｂと対応するフェ
ーズシフタ３５への入力を示し、第５図りは、ＲＯＭ４
１からの制御信号により３ビツトシフトされたフェーズ
シフタ３５の出力データを示す。FIG. 5B shows an example of three words stored in the latches 11, 12, and 13, and the ROM 41 detects a three-bit shift from the contents of the latch 12. The output of this ROM 41 is supplied to the phase shifter 35, and the phase shifter 35 generates one word in which the outputs of the latch 11 and the latch 13 are bit-shifted according to the output of the ROM 41.
latched to. FIG. 5C shows the input to the phase shifter 35 corresponding to FIG. 5B;
1 shows the output data of the phase shifter 35 shifted by 3 bits according to the control signal from 1.

ＲＯＭ４１の出力は、ラッチ３８にう・ノチされ、この
ラッチ３８の出力がＲＯＭ４２のアドレスとされる。Ｒ
ＯＭ４２は、プロ・ツク同期信号の入力時のＲＯＭ４１
からの位相ズレ情報と対応するラッチ１１及び１３のビ
ットパターン即ち正解を発生する。ＲＯＭ４２の出力と
ラッチ３７の出力が比較回路３９に供給され、両者が一
致するかどうかが検出される。比較回路３９からの一致
信号ＣＩＤがＡＮＤゲート４５を介してフリップフロッ
プ４６に入力される。ＡＮＤゲート４５は、ＮＡＮＤゲ
ート４７及びフリップフロップ４８により、ＲＯＭ４１
の出力が（１１１１）の場合に禁止される。フリップフ
ロップ４６の出力がセレクタ４９及びフリップフロップ
５０を介して信号Ｓｌとして出力される。また、ラッチ
３８からの位相ズレを示すデータがラッチ５１を介して
位相ズレ情報信号ＰＨ３として出力される。The output of the ROM 41 is transferred to a latch 38, and the output of this latch 38 is used as the address of the ROM 42. R
OM42 is ROM41 when inputting the pro-clock synchronization signal.
The bit pattern of the latches 11 and 13 corresponding to the phase shift information from the latches 11 and 13, that is, the correct answer is generated. The output of the ROM 42 and the output of the latch 37 are supplied to a comparison circuit 39, and it is detected whether or not they match. A coincidence signal CID from comparison circuit 39 is input to flip-flop 46 via AND gate 45. The AND gate 45 connects the ROM 41 with the NAND gate 47 and the flip-flop 48.
is prohibited when the output is (1111). The output of the flip-flop 46 is output via the selector 49 and the flip-flop 50 as a signal Sl. Furthermore, data indicating the phase shift from the latch 38 is outputted via the latch 51 as a phase shift information signal PH3.

上述のパターン比較器の動作は、完全一致かどうかの検
査手順であり、ホールド状態以外では、これに従う。ホ
ールド状態では、同期保持特性を良くするために、完全
一致でなくとも、■ビットエラーまで許容するようにな
されている。The operation of the pattern comparator described above is a test procedure to determine whether there is a complete match, and this is followed except in the hold state. In the hold state, in order to improve synchronization retention characteristics, even bit errors are tolerated, even if not a complete match.

ホールド状態かどうかは、ステータスコントローラ５か
らの信号ＨＬＤにより示される。この信号ＨＬＤは、セ
レクタ３６及びセレクタ４９を制御する。ホールド状態
では、ＦＴＦＯ４から出力される信号ＰＨ３Ｓがセレク
タ３６により選択されて、フェーズシフタ３５及びラッ
チ３８に供給される。従って、この信号ＰＨ３Ｓにより
、ビットシフトされたパターンとＲＯＭ４２からのう・
ノチ１１及び１３に関する答えのパターンとがエクスク
ル−シブＯＲゲート（以下、ＥＸ−ＯＲゲートと略す。A signal HLD from the status controller 5 indicates whether or not it is in the hold state. This signal HLD controls selector 36 and selector 49. In the hold state, the signal PH3S output from the FTFO 4 is selected by the selector 36 and supplied to the phase shifter 35 and latch 38. Therefore, by this signal PH3S, the bit-shifted pattern and the data from the ROM 42 are transferred.
The answer pattern for notches 11 and 13 is an exclusive OR gate (hereinafter abbreviated as EX-OR gate).

）５２に供給される。このＥ　Ｘ、−ＯＲゲート５２か
らの出力がＲＯＭ４３に供給され、ＲＯＭ４３から不一
致のビット数を示す出力が発生し、ラッチ５３にラッチ
される。) 52. The output from the EX, -OR gate 52 is supplied to the ROM 43, and the ROM 43 generates an output indicating the number of mismatched bits, which is latched into the latch 53.

また、ＲＯＭ４２には、３ワードにわたるブロック同期
信号の中間のラッチ１２に関する答えのデータも格納さ
れており、ＲＯＭ４２から時分割で読み出されてＥＸ−
ＯＲゲート５４に供給される。ＥＸ−ＯＲゲート５４で
は、ＲＯＭ４２の出力とラッチ１２の出力とが供給され
、その出力がＲＯＭ４４に供給され、ＲＯＭ４４から不
一致のビット数を示す出力が発生し、ラッチ５５にラッ
チされる。The ROM 42 also stores answer data regarding the middle latch 12 of the block synchronization signal spanning three words, which is read out from the ROM 42 in a time-division manner and EX-
The signal is supplied to an OR gate 54. The output of the ROM 42 and the output of the latch 12 are supplied to the EX-OR gate 54, and the output is supplied to the ROM 44. An output indicating the number of mismatched bits is generated from the ROM 44 and latched by the latch 55.

ラッチ５３及びラッチ５５の出力が加算回路５６に供給
され、その加算出力がラッチ５６を介して比較回路５８
に供給され、しきい値（この例では、■である。）と比
較される。しきい値以下であれば、一致とみなされ、そ
の判定結果がセレクタ４９及びフリップフロップ５０を
介して信号ＳＩとして出力される。The outputs of the latch 53 and the latch 55 are supplied to an adder circuit 56, and the added output is passed through the latch 56 to a comparator circuit 58.
and is compared with a threshold (in this example, ■). If it is less than or equal to the threshold value, it is considered that there is a match, and the determination result is outputted as signal SI via selector 49 and flip-flop 50.

このように、パターン比較器３は、並列化されたワード
の区切がずれていても、ブロック同期信号のパターン検
出を小容量のＲＯＭにより行うことができる。In this way, the pattern comparator 3 can detect the pattern of the block synchronization signal using a small-capacity ROM even if the parallelized words are separated from each other.

次にステータスコントローラ５による制御について説明
する。先に第３図について示した状態遷移図を参照して
各状態から各状態へ遷移するときの要因について説明す
る。Next, control by the status controller 5 will be explained. Factors involved in transitioning from each state to each state will be explained with reference to the state transition diagram shown in FIG. 3 above.

サーチ状Ｂ：パターン比較により一致が認められ信号Ｓ
ｌが来ると、その時のバッファメモリ１の書き込みアド
レスがこの信号ＳｌによりＦＴＦ０４に入れられる。こ
の書き込みアドレスがＦＩＦＯ４の出力端に達すると、
信号ＯＲが“Ｈ”となる。これでもってヘリファイ状態
に遷移する。Search state B: A match is recognized by pattern comparison and signal S
When 1 arrives, the write address of the buffer memory 1 at that time is entered into the FTF04 by this signal Sl. When this write address reaches the output end of FIFO4,
The signal OR becomes "H". This will transition to the heli-fi state.

これ以外の場合は、予測パルスＣＭＰ２でもって、自分
自身に遷移する。In other cases, the prediction pulse CMP2 transitions to itself.

ベリファイ状Ｂ：新し゛い予測パルスの位置で再び信号
ＳＩが到来すると、相関がとれたということでホールド
状態に遷移し、相関がとれないときには、サーチ状態に
戻る。Verification state B: When the signal SI arrives again at the position of a new predicted pulse, it is assumed that a correlation has been established, so the state transitions to the hold state, and when no correlation can be established, the state returns to the search state.

ホールド状態：予測パルスの位置に信号ＳＩが到来すれ
ば、自分自身に遷移するし、そうでないときには、プリ
アラーム状態に遷移する。Hold state: If the signal SI arrives at the position of the predicted pulse, it changes to itself; otherwise, it changes to the pre-alarm state.

プリアラーム状態：予測パルスの位置に信号Ｓｌが到来
すれば、ホールド状態に戻るし、そうでなければ、サー
チ状態に遷移する。Pre-alarm state: If the signal Sl arrives at the position of the predicted pulse, it returns to the hold state, otherwise it transitions to the search state.

上述のように、信号ＯＲにより、サーチ状態がらベリフ
ァイ状態への遷移が生じ、これ以外は、予測パルスが遷
移の要因となる。As described above, the signal OR causes a transition from the search state to the verify state, and otherwise the prediction pulse is the cause of the transition.

第６図は、ＦＩＦＯ４と関連して示されたステータスコ
ントローラ５の具体的構成を示す。ステータスコントロ
ーラ５は、第６図において、６１で示すＲＯＭを中心と
して構成されている。FIG. 6 shows a specific configuration of the status controller 5 shown in relation to the FIFO 4. The status controller 5 is mainly composed of a ROM shown at 61 in FIG.

ＲＯＭ６１のテーブルを第７図に示す。第７図に示され
るＲＯＭ６１への入力信号について説明する。２ビツト
の信号ＳＴＹ、ＳＴ２は、ＲＯＭ６１からラッチ６２を
介して戻される入力であり、この信号ＳＴＩ、ＳＴ２に
より、状態遷移の制御がなされる。ＲＯＭ６１の入力と
出力とで信号ＳＴｌ、Ｓｒ１が同一のときは、状態遷移
が生じてないことを意味する。（ＳＴＩ、５Ｔ２）が（
００）のときは、サーチ状態を表し、これが（０１）の
ときは、ベリファイ状態を表し、これが（１０）のとき
は、ホールド状態を表し、これが（１１）のときは、プ
リアラーム状態を表す。A table of the ROM 61 is shown in FIG. The input signal to the ROM 61 shown in FIG. 7 will be explained. The 2-bit signals STY and ST2 are inputs returned from the ROM 61 via the latch 62, and state transitions are controlled by these signals STI and ST2. When the signals STl and Sr1 are the same at the input and output of the ROM 61, it means that no state transition has occurred. (STI, 5T2) is (
00) represents the search state, (01) represents the verify state, (10) represents the hold state, and (11) represents the pre-alarm state. .

比較器２２で発生する一致信号ＣＭＰ　１は、位相ズレ
情報に関して、パターン比較器３からのもの（Ｐ　ＨＳ
）とＦｒＦＯ４から出力されるもの（ＰＨ３Ｓ）とが一
致しているかどうかを示す。（ＣＭＰ　１　＝　“Ｈ”
）で一致、（ＣＭＰ　Ｉ−“Ｌ゛）で不一致である。The coincidence signal CMP 1 generated by the comparator 22 is the same as that from the pattern comparator 3 (P HS
) matches what is output from FrFO4 (PH3S). (CMP 1 = “H”
) is a match, and (CMP I-“L゛) is a mismatch.

比較器２３で発生する予測パルスＣＭＰ２は、バッファ
メモリ１の書き込みアドレスカウンタ１８からの書き込
みアドレスとＦＩＦＯ４の出力から形成された予測アド
レスとを比較して、両者が一致しているかどうかを示す
。A predicted pulse CMP2 generated by the comparator 23 compares the write address from the write address counter 18 of the buffer memory 1 with the predicted address formed from the output of the FIFO 4, and indicates whether the two match.

信号ＳＩは、前述のパターン比較器３からの一致パルス
であり、この信号ＳＩにより、書き込みアドレスがＰＩ
Ｆ０４人力される。The signal SI is a coincidence pulse from the pattern comparator 3 described above, and this signal SI causes the write address to be set to PI.
F04 is man-powered.

信号ＯＲは、ＦＴＦＯ４からＲＯＭ６１に供給され、そ
の出力端に読み出し可能なデータがあるときに、　′Ｈ
゛　となる。The signal OR is supplied from the FTFO4 to the ROM61, and when there is readable data at its output terminal, 'H
It becomes ゛.

信号ＯＣは、ＲＯＭ６１の出力から形成されるもので、
ベリファイ状態以外では、（ＱＣ−“Ｌ゛）である。こ
の信号Ｏｃによりゲート回路２５．２６及びラッチ２７
が制御される。The signal OC is formed from the output of the ROM61,
In other than the verify state, it is (QC-“L”). This signal Oc causes the gate circuits 25 and 26 and the latch 27
is controlled.

以上の７ビツトの入力に応じて発生するＲＯＭ６１の出
力について次に説明する。The output of the ROM 61 generated in response to the above 7-bit input will now be described.

信号ＳＴＩ、ＳＴ２は、既に述べたように、状態遷移を
制御する信号である。As already mentioned, the signals STI and ST2 are signals that control state transition.

信号ＸＳＴは、状態遷移の条件が成立すると、発生し、
この信号ＸＳＴにより、ラッチ６２がＲＯＭ６１の出力
をラッチする。そうでないときは、信号ＸＳＴが発生せ
ず、ラッチ６２の内容が変化しない待機状態となる。The signal XST is generated when a state transition condition is satisfied,
This signal XST causes the latch 62 to latch the output of the ROM 61. Otherwise, the signal XST is not generated and the contents of the latch 62 are in a standby state where they do not change.

信号ＷＸは、アドレスメモリ６に関する書き込み命令で
ある。Signal WX is a write command regarding address memory 6.

信号ＦＲは、ＲＯＭ６１からＦＩＦＯ４に供給され、こ
のＦＩＦＯ４をリセットするための信号である。これよ
り、Ｆ　Ｉ　ＦＯ４の中は、クリアされる。即ち、予測
ポイント以外の所でＦＩＦＯ４に入力された一致パルス
に対応する書き込みアドレスをクリアする命令である。The signal FR is supplied from the ROM 61 to the FIFO 4 and is a signal for resetting the FIFO 4. From now on, the contents of FIFO4 are cleared. That is, this is an instruction to clear the write address corresponding to the coincidence pulse input to the FIFO 4 at a location other than the prediction point.

信号ＣＯＣは、強制的に信号ＯＣを“Ｌ゛にする信号で
ある。ベリファイ状態以外では、信号ＣＯＣにより、（
ＯＣ−“Ｉ、゛）とされる。また、この信号ＣＯＣは、
ラッチ６３を介してＦＩＦＯ４にシリアルアウト信号Ｓ
Ｏとして供給されている。ヘリファイ状態で、ＦＩＦＯ
４の出力端にあるアドレスについての相関判定がなされ
、これが不適格という判定が出た時に信号ＣＯＣが発生
するので、ＦＴＦＯ４のシリアルアうト信号ＳＯとして
も利用している。The signal COC is a signal that forcibly sets the signal OC to "L". In other than the verify state, the signal COC causes the (
OC-“I,゛). Also, this signal COC is
Serial out signal S to FIFO4 via latch 63
It is supplied as O. In helifi state, FIFO
Correlation is determined for the address at the output end of FTFO 4, and when it is determined that the address is unsuitable, a signal COC is generated, which is also used as the serial out signal SO of FTFO 4.

信η■：ヘリファイ状態に待機しているとき、またはベ
リファイ状態に遷移するときに“Ｈ’　となる。Input η■: Becomes “H” when waiting in the heli-fi state or transitioning to the verify state.

信号Ｉ■：ホールド状態に待機しているとき、またはホ
ールド状態に遷移するときに“ＩＰ　となる。Signal I■: Becomes "IP" when waiting in the hold state or when transitioning to the hold state.

第７図のＲＯＭテーブルは、Ｓ、Ｖ、Ｈ，Ｐで夫々示す
サーチ状態、ヘリファイ状態、ホールド状態、プリアラ
ーム状態の各々について１６通りの組合わセを示す。サ
ーチ状態では、信号ＯＲが“Ｈｏのときに、信号ＳＴＩ
、ＳＴ２が（０１）に変化し、ヘリファイ状態に遷移す
る。これ以外は、自分自身に遷移している。The ROM table in FIG. 7 shows 16 combinations for each of the search state, heli-fi state, hold state, and pre-alarm state indicated by S, V, H, and P, respectively. In the search state, when the signal OR is “Ho”, the signal STI
, ST2 changes to (01) and transitions to the heli-fi state. Everything else is transitioning to itself.

ベリファイ状態では、信号■が“Ｈｏとなる自分自身に
遷移する以外に、相関判定を行い、相関がとれて（即ち
、予測パルスＣＭＰ２、一致信号ＣＭＰ１、信号Ｓｌの
全てが“Ｈｏとなる）ホールド状態へ遷移するときと、
この条件が成立せず、サーチ状態に戻るときとがある。In the verify state, in addition to the signal ■ changing to itself which becomes "Ho", a correlation judgment is performed, and if the correlation is established (that is, the predicted pulse CMP2, the coincidence signal CMP1, and the signal Sl all become "Ho"), the signal is held. When transitioning to a state,
There are times when this condition is not met and the process returns to the search state.

ホールド状態では、予測パルスＣＭＰ２が到来せず、待
機している状態と、予測パルスＣＭＰ　２が到来して、
相関がとれて自分自身に戻る状態と、相関がとれず、プ
リアラーム状態へ遷移する状態とがある。In the hold state, the predicted pulse CMP2 does not arrive and is on standby, and in the hold state, the predicted pulse CMP2 does arrive,
There is a state in which the correlation is established and the state returns to itself, and a state in which the correlation is not established and the state transitions to the pre-alarm state.

プリアラーム状態では、予測パルスＣＭＰ２が到来しな
い待機状態と、予測パルスＣＭＰ２が到来して夫々相関
の有無が調べられ、相関が有るときに、ホールド状態へ
遷移するときと、相関がなく、サーチ状態へ戻るときと
がある。In the pre-alarm state, there is a standby state in which the predicted pulse CMP2 does not arrive, a state in which the predicted pulse CMP2 arrives and the presence or absence of correlation is checked, and a transition to the hold state occurs when there is a correlation, and a search state where there is no correlation. There are times when I go back.

第６図を参照してステータスコントローラ５について更
に説明する。比較器２３からの予測パルスＣＭＰ２は、
ＲＯＭ６１に供給されると共に、フリップフロップ６４
を介して単安定マルチバイブレータ６５に供給され、窓
信号ＷＮＤが形成される。この窓信号ＷＮＤがＡＮＤゲ
ート６６に供給され、窓信号ＷＮＤの幅内では、予測パ
ルスＣＭＰ２のＲＯＭ６１への入力が阻止される。The status controller 5 will be further explained with reference to FIG. The predicted pulse CMP2 from the comparator 23 is
In addition to being supplied to the ROM 61, the flip-flop 64
The signal is supplied to a monostable multivibrator 65 via a window signal WND to form a window signal WND. This window signal WND is supplied to the AND gate 66, and input of the prediction pulse CMP2 to the ROM 61 is blocked within the width of the window signal WND.

ラッチ６３からの信号ＣＯＣによりフリッププロップ６
７がクリアされる。フリップフロップ６７のデータ入力
としてラッチ６２を介されたＲＯＭ６１の出力Ｖが供給
され、フリップフロップ６７のプリセット入力としてＡ
ＮＤゲート６８．６９及びＮＡＮＤゲート７０により形
成された信号が供給される。このフリップフロップ６７
から信号ＯＣが発生する。従って、ベリファイ状態以外
においては、信号ＣＯＣによりフリップフロップ６７が
クリアされ、信号ＯＣが強制的に“Ｌ’　とされる。The flip-flop 6 is set by the signal COC from the latch 63.
7 is cleared. The output V of the ROM 61 via the latch 62 is supplied as the data input of the flip-flop 67, and the output V of the ROM 61 is supplied as the preset input of the flip-flop 67.
A signal formed by ND gates 68, 69 and NAND gate 70 is provided. This flip flop 67
A signal OC is generated from. Therefore, in a state other than the verify state, the flip-flop 67 is cleared by the signal COC, and the signal OC is forcibly set to "L".

ラッチ６３からの信号ＷＸによりＳ−Ｒラッチ７１がセ
ントされ、このＳ−Ｒラッチ７１の出力がライト要求信
号ＷＲＱとされると共に、ＡＮＤゲート７２を介してフ
リップフロップ７３に供給される。ＡＮｒ）ゲート７２
には、メモリ制御回路７から書き込み禁止期間で“Ｉ７
”　となるブロック信号Ｂ　Ｌ　Ｋ　Ｒ１が供給され、
ＡＮＤゲート７２の出力がフリップフロップ７３により
、読み出し側のクロックＣＫＨによりサンプリングされ
る。このフリップフロップ７３の出力ＷＭによりＳ−Ｒ
ラッチ７１がリセットされる。つまり、信号ＷＭが“■
１”になると、書き込み要求を受は付けたということに
なり、ライト要求信号ＷＲＱをＩ、“にする。ブロック
信号Ｂ　Ｌ　Ｋ　Ｒ１は、第１図に示すように、ゲート
回路２８．２９．３０に供給され、書き込み禁止期間で
これらのゲート回路がオフする。The signal WX from the latch 63 causes the SR latch 71 to be sent, and the output of the SR latch 71 is made into the write request signal WRQ and is supplied to the flip-flop 73 via the AND gate 72. ANr) Gate 72
“I7” is sent from the memory control circuit 7 during the write inhibit period.
” A block signal B L K R1 is supplied,
The output of the AND gate 72 is sampled by the flip-flop 73 using the read-side clock CKH. By the output WM of this flip-flop 73, S-R
Latch 71 is reset. In other words, the signal WM is “■
When it becomes "1", it means that the write request has been accepted, and the write request signal WRQ is set to "I". As shown in FIG. 1, the block signal B L K R1 is supplied to gate circuits 28, 29, and 30, and these gate circuits are turned off during the write inhibit period.

フリップフロップ７３の出力信号ＷＭから遅延回路７４
等により、所定の幅の書き込みパルスＷＡＭが形成され
ると共に、フリップフロップ７５により１クロツク遅延
させることでラッチ２７のラッチパルスＬ　Ｐが発生す
る。書き込みパルスＷＡＭがアドレスメモリ６に書き込
みイネーブル信号として供給されると共に、メモリ制御
回路７の書き込みアドレスカウンタに供給される。From the output signal WM of the flip-flop 73 to the delay circuit 74
As a result, a write pulse WAM having a predetermined width is formed, and the latch pulse LP of the latch 27 is generated by delaying the write pulse WAM by one clock using the flip-flop 75. The write pulse WAM is supplied to the address memory 6 as a write enable signal, and is also supplied to the write address counter of the memory control circuit 7.

第１図に示すように、アドレスメモリ６の入力側でＦＩ
ＦＯ４からの出力とラッチ２７の出力とがワイヤーＦＯ
Ｒされており、上述のステータスコントローラ５の出力
信号ＯＣによりこの両者の一方が選択されてアドレスメ
モリ６に書き込まれる。例えばサーチ状態において一致
パルスが得られると、対応する書き込みアドレスがＦＩ
ＦＯ４の出力端に到達して、信号ＯＲがＨ’　となり、
ベリファイ状態に遷移する。As shown in FIG.
The output from FO4 and the output of latch 27 are wire FO
One of these is selected and written into the address memory 6 by the output signal OC of the status controller 5 mentioned above. For example, when a matching pulse is obtained in the search state, the corresponding write address is
It reaches the output end of FO4, and the signal OR becomes H'.
Transition to verify state.

そして、適当なタイミングで信号ＯＣが“Ｈ゛とされる
。これにより、ゲート回路２６を介されたＦＴＦＯ４の
出力が加算回路２４に供給され、予測アドレスが計算さ
れ、この予測アドレスが比較器２３とラッチ２７の入力
に供給される。Then, the signal OC is set to "H" at an appropriate timing.As a result, the output of the FTFO4 via the gate circuit 26 is supplied to the adder circuit 24, a predicted address is calculated, and this predicted address is sent to the comparator 23. and is supplied to the input of latch 27.

相関がとれると、信号ＯＣが“Ｈ゛のま、ステータスコ
ントローラ５からアドレスメモリ６への書き込みパルス
ＷＡＭが出され、ＦＩＦＯ４の出力が書き込まれ、その
後直ちにラッチパルスＬＰによりこれに対応する予測値
がラッチ２７にラッチされる。この後、信号ＯＣが“Ｌ
”とされ、ラッチ２７の出力から予測アドレスが次に備
えて計算される。When the correlation is established, a write pulse WAM is issued from the status controller 5 to the address memory 6 while the signal OC remains "H", the output of the FIFO 4 is written, and immediately after that, the corresponding predicted value is written by the latch pulse LP. It is latched by the latch 27. After this, the signal OC becomes “L”.
”, and a predicted address is calculated from the output of the latch 27 for the next time.

このように、ベリファイ状態のときのみ番こ、信号ＯＣ
が“Ｈ”　とされて、ＦＩＦＯ４の内容が調べられる。In this way, the control and signal OC are only in the verify state.
is set to "H" and the contents of FIFO4 are checked.

このベリファイ状態について第８図Ｇこ示すタイムチャ
ートを参照して説明する。This verify state will be explained with reference to the time chart shown in FIG. 8G.

ヘリファイ状態では、新しく見つかった一致ノクルス（
信号Ｓｌ）に対応する予測パルスＣＭＰ２以外に、以前
からの古い予測パルスが存在する。In the Heliphi state, the newly found matching Noculus (
In addition to the predicted pulse CMP2 corresponding to the signal Sl), there are old predicted pulses from before.

新しい予測パルスについて相関判定に成功した場合には
、この新しい予測パルスが唯一の予測ノ々ルス発生の根
拠となるが、相関判定に失敗したときは、古い予測パル
スに基づく状態遷移（Ｖ−４Ｓ−８・・・・）を続行し
、不確かな状況のなかで最有力候補である予測アドレス
をアドレスメモリ６に書き込むことを続けるようになさ
れる。If the correlation determination for the new predicted pulse is successful, this new predicted pulse becomes the only basis for the generation of the predicted nonorus, but if the correlation determination fails, the state transition based on the old predicted pulse (V-4S -8...) to continue writing the predicted address, which is the most likely candidate, into the address memory 6 in an uncertain situation.

第８図において、Ｃ（ＷＡ）は、バッファメモＩ７１の
書き込みアドレスカウンタ１８の内容である。このＣ（
ＷＡ）は、書き込みクロックＣＫＷにより変化され、予
測パルスＣＭＰ２と対応してｉ・ＢＮ＋＋＋２Ｎ＋・・
・・・と順次変化する。一致パルスＳＩが図示の例では
、１４Ｎ−α＋ｔ＋３Ｎ＋β、ｉ＋４Ｎ−α、のアドレ
スの時に発生している。つまり、第８図には、古い予測
パルスの前に一致パルスが見つかった場合と、その後に
一致パルスが見つかった場合とが示されている。アドレ
スメモリ６に書き込まれる先頭アドレスは、ベリファイ
状態で相関判定に成功するまでは、古い予測パルスＣＭ
Ｐ２と対応してｉ、　ｉ十Ｎ、　ｉ＋２Ｎ、・・・・・
と順次変化するものである。In FIG. 8, C(WA) is the content of the write address counter 18 of the buffer memory I71. This C(
WA) is changed by the write clock CKW, and corresponds to the prediction pulse CMP2, i・BN+++2N+...
...and changes sequentially. In the illustrated example, the coincidence pulse SI is generated at addresses 14N-α+t+3N+β, i+4N-α. That is, FIG. 8 shows a case where a matching pulse is found before the old predicted pulse and a case where a matching pulse is found after the old predicted pulse. The first address written to the address memory 6 is the old predicted pulse CM until correlation determination is successful in the verify state.
Corresponding to P2, i, i1N, i+2N, etc.
It changes sequentially.

タイムチャートの左側に示されている古い予測パルスに
先行して一致パルスＳＩが得られる場合において、信号
ＯＲが“Ｈ′になる間に、古い予測パルスＣＭＰ２によ
り遷移が生じ、信号ＸＳＴが出され、これに伴い信号Ｗ
Ｘ　（ライト命令）が発生している。信号ＯＲが°Ｈ゛
になってベリファイ状態に遷移するが、このときは、信
号ＷＸを発生させない。ベリファイ状態にあって、古い
予測パルスに対応するアドレスの書き込みが終了したこ
とにより、フリップフロップ６７により、信号ＯＣを“
Ｈ゛にする。In the case where the coincidence pulse SI is obtained before the old predicted pulse shown on the left side of the time chart, a transition occurs due to the old predicted pulse CMP2 while the signal OR becomes "H", and the signal XST is output. , along with this, the signal W
X (write command) is occurring. The signal OR becomes .degree.H, and the state transitions to the verify state, but at this time, the signal WX is not generated. In the verify state, when writing of the address corresponding to the old predicted pulse is completed, the flip-flop 67 changes the signal OC to “
Set it to H.

信号ＯＣが“Ｈ”で新しい予測パルスＯＭＰ２が出たと
きは、信号ＸＳＴが出され引き続き信号ＷＸが発生する
。ここで、第８図に示すように、一致パルスが得られな
いときは、ラッチ２７に入っている古い予測アドレスを
アドレスメモリ６に書き込むようになされている。この
ため、信号ＷＸと同時に信号ＣＯＣを出して信号ＯＣを
“Ｌｏに落としている。信号ＯＣが“Ｌｏになることに
より、古い予測パルスＣＭＰ２が引き続いて出ることは
、紛られしいので、先の予測パルスＣＭＰ２の立ち下が
りで発生する窓信号ＷＮＤによりこの予測パルスＣＭＰ
２がＲＯＭ６１に供給されることが阻止され、状態遷移
が発生しないようになされている。When the signal OC is "H" and a new prediction pulse OMP2 is generated, the signal XST is generated and subsequently the signal WX is generated. Here, as shown in FIG. 8, when a coincidence pulse is not obtained, the old predicted address stored in the latch 27 is written into the address memory 6. For this reason, the signal COC is output at the same time as the signal WX, and the signal OC is lowered to "Lo." Since it is confusing that the old prediction pulse CMP2 continues to be output due to the signal OC becoming "Lo," This predicted pulse CMP is controlled by the window signal WND generated at the falling edge of the predicted pulse CMP2.
2 is prevented from being supplied to the ROM 61, thereby preventing a state transition from occurring.

第８図のタイムチャートの右側には、古い予測パルスＣ
ＭＰ２の直後に一致バルスＳＴが得られた場合が示され
ている。古い予測パルスに基づいてまずアドレスが書き
込まれ、信号ＯＲによりヘリファイ状態に入り、信号Ｏ
Ｃが′Ｈ゛　となるのは、上述と同様である。第８図で
は、新しい予測パルスのタイミングで信号ＳＩが到来せ
ず、再び信号ＣＯＣが出される場合が示されている。但
し、その直前に得られた一致パルスに基づく遷移を相関
判定後、直ちに実施し、これについては相関判定に成功
する例が示されている。On the right side of the time chart in Figure 8, the old predicted pulse C
The case is shown where a coincidence pulse ST is obtained immediately after MP2. The address is first written based on the old prediction pulse, enters the heli-fi state by the signal OR, and the signal O
The reason why C becomes 'H' is the same as described above. FIG. 8 shows a case where the signal SI does not arrive at the timing of a new predicted pulse and the signal COC is issued again. However, an example is shown in which a transition based on a coincident pulse obtained immediately before is performed immediately after the correlation determination, and the correlation determination is successful in this case.

第２図に示す状態遷移図に従うと、ベリファイ状態にお
いて、相関判定に失敗したときは、サーチ状態に落ち、
その後、見つかった一致パルスに基づく遷移を実行する
ことになる。従って、回復に１ブロツクの期間を必ず必
要とする。プリアラーム状態についても同様のことが言
える。According to the state transition diagram shown in Fig. 2, when the correlation judgment fails in the verify state, the state falls to the search state.
It will then perform a transition based on the matching pulse found. Therefore, one block period is always required for recovery. The same can be said for the pre-alarm state.

上述のこの発明の一実施例は、第９図に示す状態遷移図
から明らかなように、ベリファイ状ＧＶにおいて自分自
身に遷移する待機状態とプリアラーム状態から直接ヘリ
ファイ状態に遷移することとを可能としているので、回
復が遅れる問題点を解決できる。この発明の一実施例で
は、ＦＩＦＯ４のスループット遅延のため、たとえ新し
い予測パルスの前に見つかった一致パルスであっても、
信号ＯＲが“［（゛　となるのは、新しい予測パルスの
タイミングよりやや遅れたタイミングとなり、見掛は上
、サーチ状態が間に入る。しかしながら、論理的には、
第９図の状態遷移図通り、（Ｖ→■）または、（Ｐ−Ｖ
）と考えられる。As is clear from the state transition diagram shown in FIG. 9, the embodiment of the present invention described above makes it possible to directly transition from the standby state that transitions to itself in the verify state GV and the pre-alarm state to the heli-fi state. This solves the problem of delayed recovery. In one embodiment of the invention, due to the throughput delay of FIFO 4, even if a matching pulse is found before a new predicted pulse,
The signal OR becomes "[(゛") at a timing that is slightly delayed from the timing of the new predicted pulse, and although the appearance is good, there is a search state in between.However, logically,
As shown in the state transition diagram in Figure 9, (V→■) or (P-V
)it is conceivable that.

第９図中で、ブラッチに記入された信号ＦＲ及び信号Ｃ
ＯＣは、その遷移が実行されるときに出される命令であ
る。信号ＦＲは、相関判定をとろうとするときに予測ポ
イント以外の所で入った一致パルスに対応するバッファ
アドレスをクリアするための命令である。信号ＣＯＣは
、ＰＩＦＯ４の出力端にあるアドレスについての吟味が
終り、不適格という判定がされたときに発生する。In FIG. 9, the signal FR and the signal C written in the blatch
OC is the instruction issued when the transition is executed. Signal FR is an instruction for clearing the buffer address corresponding to a coincidence pulse that is input at a location other than the predicted point when correlation determination is to be made. The signal COC is generated when the address at the output end of the PIFO 4 is examined and determined to be unsuitable.

アドレスメモリ６の読み出し側は、ブロック信号ＢＬＫ
Ｒに同期して動作する。しかも、アドレスメモリ６から
先頭アドレスを読み出すだけなので、１ブロツクの期間
内で読み出し動作のために占有する時間帯は、ごく一部
である。そこで、１ブロツク期間中で書き込み禁止帯を
一定のタイミングに設けている。この書き込み禁止帯で
“Ｌｏとなるブロック信号をもとに形成された信号ＢＬ
ＫＲＩを反転してゲート回路２８．２９．３０に供給し
て書き込み及び読み出しの切り替えをおこなっている。The read side of the address memory 6 has a block signal BLK.
Operates in synchronization with R. Moreover, since only the first address is read from the address memory 6, only a small portion of the time slot is occupied for the read operation within one block period. Therefore, a write-inhibited zone is provided at a fixed timing within one block period. A signal BL formed based on a block signal that becomes “Lo” in this write-protected band
KRI is inverted and supplied to gate circuits 28, 29, and 30 to switch between writing and reading.

書き込み禁止帯の中でアドレスメモリ６から、まずブロ
ックデータの先頭にある筈のブロックアドレスをバッフ
ァメモリ１から読み出すためのアドレスを読み出して、
バッファメモリ１のメモリ制御回路２の読み出し側のア
ドレスカウンタ１９にロードする。このバッファメモリ
１から読み出されたブロックアドレスは、図示せずも、
後段のアドレス検査・補間回路に出力される。First, from the address memory 6 in the write-protected zone, read the address for reading the block address that should be at the beginning of the block data from the buffer memory 1,
The address counter 19 on the read side of the memory control circuit 2 of the buffer memory 1 is loaded. Although not shown, the block address read from the buffer memory 1 is
Output to the subsequent address inspection/interpolation circuit.

アドレス検査・補間回路においては、適切なタイミング
で自走しているフ゛ロックアドレスカウンタと先読みさ
れたブロックアドレスとが照合され、両者の差（第１図
中でＱｉで示す）がアドレスメモリ６のメモリ制御回路
７にフィードバックされる。メモリ制御回路７は、書き
込み禁１ト帯のなかで、それに基づいてブロックアドレ
スを含むデータ部を読み出すのに、適当な書き込みアド
レスを選択して読み出しアドレスカウンタ１９にロード
する。こうすることにより、データ系列の先頭に特殊な
パターンを付加する必要がない。In the address inspection/interpolation circuit, the free-running block address counter and the read-ahead block address are compared at appropriate timing, and the difference between the two (indicated by Qi in FIG. 1) is stored in the address memory 6. It is fed back to the control circuit 7. The memory control circuit 7 selects an appropriate write address and loads it into the read address counter 19 in order to read out the data portion including the block address based on the write-protected 1-tot band. By doing this, there is no need to add a special pattern to the beginning of the data series.

第１Ｏ図は、フェーズシフタ８の具体的構成を示すもの
である。バッファメモリ１から読み出されたデータの連
続する２ワードがラッチ８１及び８２にラッチされた後
、ラッチ８３からの位相ズレ悄＠ＰＨ３に基づいてフェ
ーズシフタ８４において位相ズレの補正がなされる。補
正後のデータがラッチ８５に供給される。FIG. 1O shows a specific configuration of the phase shifter 8. After two successive words of data read from the buffer memory 1 are latched in the latches 81 and 82, the phase shift is corrected in the phase shifter 84 based on the phase shift @PH3 from the latch 83. The corrected data is supplied to latch 85.

〔発明の効果〕〔Effect of the invention〕

この発明によれば、ワード単位で並列化された入力デー
タからディジタル同期信号を抽出することができ、従っ
て、回路を低速で動作させることができ、また、入力デ
ータから一度にＲＯＭにより同期パターンを検出するの
と異なり、ＲＯＭとして小容量のものを使用できるディ
ジタル同期信号の抽出回路を実現できる。According to this invention, a digital synchronization signal can be extracted from input data parallelized in units of words, and therefore the circuit can be operated at low speed, and a synchronization pattern can be extracted from the input data at once by ROM. Unlike detection, it is possible to realize a digital synchronization signal extraction circuit that can use a small-capacity ROM.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例の全体の構成を示□　すブ
ロック図、第２図はこの発明の一実施例のデータ構成を
示す路線図、第３図はこの発明の一実施例の状Ｂ遷移の
概略の説明に用いる路線図、第４図はこの発明の一実施
例におけるパターン比較器の一例のブロック図、第５図
はパターン比較器の説明に用いる路線図、第６図はこの
発明の一実施例におけるステータスコントローラのブロ
ック図、第７図はステータスコントローラに設けられた
ＲＯＭの説明に用いる路線図、第８図はステータスコン
トローラのへリファイ状ｎμの説明に用いるタイムチャ
ート、第９図はこの発明の一実施例の状態遷移の説明に
用いろ路線図、第１０図はこの発明の一実施例における
フェーズシフタの一例のブロック図である。 １：バッファメモリ、２：メモリ制御回路、３：パター
ン比較器、４：ＦＩＦＯ１５：ステータスコントローラ
、６：アドレスメモリ、７：メモリ制御回路、８：フェ
ーズシフタ、１８：書き込めアドレスカウンタ、】９：
読み出しアドレスカウンタ、２２．２３：比較器、２４
：加算器。 〜　Ｉ ｘ、、。 −−ロ　　畠Figure 1 is a block diagram showing the overall configuration of an embodiment of this invention, Figure 2 is a route map showing the data structure of an embodiment of this invention, and Figure 3 is a block diagram of an embodiment of this invention. FIG. 4 is a block diagram of an example of a pattern comparator in an embodiment of the present invention, FIG. 5 is a route map used to explain the pattern comparator, and FIG. A block diagram of the status controller in an embodiment of the present invention, FIG. 7 is a route diagram used to explain the ROM provided in the status controller, FIG. FIG. 9 is a route diagram used to explain state transitions in an embodiment of the invention, and FIG. 10 is a block diagram of an example of a phase shifter in an embodiment of the invention. 1: Buffer memory, 2: Memory control circuit, 3: Pattern comparator, 4: FIFO15: Status controller, 6: Address memory, 7: Memory control circuit, 8: Phase shifter, 18: Write address counter, ]9:
Read address counter, 22.23: Comparator, 24
: Adder. ~I x,,. −−B Hatake

Claims (2)

【特許請求の範囲】[Claims] （１）ブロック配列されたブロックデータの先頭にブロ
ック同期信号を有する入力データからブロック同期信号
を取り出すディジタル同期信号の抽出回路において、 少なくとも２ワード長以上のブロック同期信号を有する
データを各々がワード長の複数のラッチに入力し、この
複数のラッチの一のラッチの出力をＲＯＭに供給し、上
記ＲＯＭにより上記ブロック同期信号の一部のビットパ
ターンを検出すると共に、上記ブロック同期信号の１ワ
ード内での位相ズレを検出するようにしたことを特徴と
するディジタル同期信号の抽出回路。(1) In a digital synchronization signal extraction circuit that extracts a block synchronization signal from input data that has a block synchronization signal at the beginning of the block data arranged in a block arrangement, each data having a block synchronization signal of at least two words in length is The output of one of the plurality of latches is supplied to a ROM, and the ROM detects a part of the bit pattern of the block synchronization signal, and the bit pattern within one word of the block synchronization signal is input to a plurality of latches. A digital synchronization signal extraction circuit, characterized in that it detects a phase shift in the digital synchronization signal. （２）上記複数のラッチは、３段の第１、第２、第３の
ラッチからなり、上記第２のラッチの内容が上記ＲＯＭ
に供給されると共に、上記第１のラッチ及び上記第３の
ラッチの内容を上記位相ズレ情報に基づいてシフトし、
このシフトされたワード長のデータからブロック同期信
号の同期パターンを検出するようにした特許請求の範囲
第１項記載のディジタル同期信号の抽出回路。(2) The plurality of latches are composed of three stages of first, second, and third latches, and the contents of the second latch are stored in the ROM.
and shifting the contents of the first latch and the third latch based on the phase shift information,
2. The digital synchronization signal extraction circuit according to claim 1, wherein a synchronization pattern of the block synchronization signal is detected from the shifted word length data.