JPH09274599A - Buffer memory device - Google Patents
Buffer memory deviceInfo
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- JPH09274599A JPH09274599A JP8110593A JP11059396A JPH09274599A JP H09274599 A JPH09274599 A JP H09274599A JP 8110593 A JP8110593 A JP 8110593A JP 11059396 A JP11059396 A JP 11059396A JP H09274599 A JPH09274599 A JP H09274599A
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本発明は，装置間でデータを
転送する際に転送データを一時保持するバッファメモリ
装置に関し，特に，レーザプリンタやデジタル複写機等
に出力する転送データを保持するバッファメモリ装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buffer memory device for temporarily holding transfer data when transferring data between devices, and more particularly to a buffer memory for holding transfer data to be output to a laser printer or a digital copying machine. Regarding the device.
【０００２】[0002]
【従来の技術】ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ Ｏｕｔ）メモリは，従来よりデータの送信，受信用
のバッファとして使用されている。なお，ＦＩＦＯメモ
リに書き込まれたデータは先に書き込まれた順にＦＩＦ
Ｏメモリから読み出される。2. Description of the Related Art FIFO (First In FIRS)
The memory (t out) has been conventionally used as a buffer for transmitting and receiving data. The data written in the FIFO memory are stored in the FIFO in the order in which they are written first.
It is read from the O memory.
【０００３】ところで，一般に画像データは，１バイト
毎にデータが変化するということは非常に少なく，ある
データが何バイトか集まったパターンがいくつか集まっ
て形成される。すなわち，画像データを転送する場合
は，同一のデータが連続して転送されることになる。従
来のレーザプリンタやディジタル複写機等では，このよ
うに連続する画像データをそのままＦＩＦＯメモリ等の
バッファに書き込み，ＦＩＦＯメモリからデータを読み
出す場合であっても，そのままＦＩＦＯメモリにアクセ
スして連続する同一のデータを順次読み出していた。By the way, in general, image data rarely changes every byte, and several patterns of several bytes are formed. That is, when transferring image data, the same data is transferred continuously. In a conventional laser printer or digital copying machine, even when the continuous image data is written in a buffer such as a FIFO memory as it is and the data is read from the FIFO memory, the FIFO memory is directly accessed and the same continuous image data is read. Data was sequentially read.
【０００４】このように転送データには同一のデータが
連続していることが多いということに鑑み，転送データ
の内容に応じてＦＩＦＯメモリへのバスアクセスを省略
してバスの使用効率を高めたＤＭＡシステムが特開平６
−６００１３号公報に開示されている。In view of the fact that the same data is often continuous in the transfer data, the bus access to the FIFO memory is omitted according to the contents of the transfer data to improve the bus usage efficiency. DMA system is Japanese Patent Laid-Open No.
No. 60013 is disclosed.
【０００５】このＤＭＡシステムは，周辺装置からＦＩ
ＦＯメモリへ送信されたデータをメモリへ転送する際，
次にメモリへ転送データを，メモリへのデータ転送の都
度，ＦＩＦＯメモリの記憶部に記憶する転送データと比
較器によって比較し，比較結果が一致した場合，即ち同
一データが連続して転送される場合，ＤＭＡ転送制御部
はＦＩＦＯメモリに対するデータ・リードのバス動作を
省いてテンポラリレジスタに記憶してある前回の転送デ
ータをメモリに転送するという構成を有している。This DMA system uses a FI from a peripheral device.
When transferring the data sent to the FO memory to the memory,
Next, the transfer data to the memory is compared with the transfer data stored in the storage unit of the FIFO memory by the comparator every time the data is transferred to the memory, and when the comparison result is coincident, that is, the same data is transferred continuously. In this case, the DMA transfer control unit has a configuration in which the bus operation of data read to the FIFO memory is omitted and the previous transfer data stored in the temporary register is transferred to the memory.
【０００６】したがって，前記ＤＭＡシステムによれ
ば，転送データが連続して同一である場合や転送データ
が同一データを多く含んでいる場合のＤＭＡ転送効率が
向上し，システムのデータ処理能力を向上させることが
できる。Therefore, according to the DMA system, the DMA transfer efficiency is improved when the transfer data is continuously the same or when the transfer data contains a lot of the same data, and the data processing capacity of the system is improved. be able to.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら，前述し
たＤＭＡシステムにおいては，ＤＭＡの転送効率を向上
させることはできるが，連続する同一のデータを全てＦ
ＩＦＯメモリに書き込んでいるためメモリの有効利用を
図ることができないという問題があった。However, in the above-mentioned DMA system, although the transfer efficiency of DMA can be improved, it is possible to transfer all the same continuous data to F
Since the data is written in the IFO memory, there is a problem that the memory cannot be effectively used.
【０００８】本発明は上記に鑑みてなされてたものであ
って，連続する同一のデータを全てＦＩＦＯメモリに書
き込む必要をなくし，メモリの有効利用を図ることがで
きるバッファメモリ装置を提供することを目的とする。The present invention has been made in view of the above, and it is an object of the present invention to provide a buffer memory device capable of effectively utilizing the memory without the need to write all the same continuous data in the FIFO memory. To aim.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め，請求項１に係るバッファメモリ装置は，パリティ用
ビットを有したＦＩＦＯメモリと，前記転送データを前
記ＦＩＦＯメモリに書き込む際に，直前のアドレスに書
き込まれた前回の転送データと今回の転送データとを比
較し，前回の転送データと今回の転送データとが異なる
場合には，前記今回の転送データを前記ＦＩＦＯメモリ
に書き込むと共に，対応するアドレスのパリティ用ビッ
トに，書き込んだデータが転送データであることを示す
第１の判別データを書き込み，前回の転送データと今回
の転送データとが同一の場合には，同一のデータが何個
連続しているかをカウントしたカウント値をＦＩＦＯメ
モリに書き込むと共に，対応するアドレスのパリティ用
ビットに，書き込んだデータが前記カウント値であるこ
とを示す第２の判別データを書き込む書込手段と，前記
ＦＩＦＯメモリから転送データを読み出す際に，前記第
１の判別データ，第２の判別データおよびカウント値に
基づいて，書き込まれているデータを元の転送データの
形に復元する復元手段と，を備えたものである。In order to achieve the above object, a buffer memory device according to a first aspect of the present invention provides a FIFO memory having a parity bit, and a buffer memory device immediately before the transfer data is written in the FIFO memory. The previous transfer data written in the address and the current transfer data are compared, and if the previous transfer data and the current transfer data are different, the current transfer data is written in the FIFO memory and the corresponding data is dealt with. When the first determination data indicating that the written data is the transfer data is written in the parity bit of the address and the previous transfer data and the current transfer data are the same, how many consecutive pieces of the same data are consecutive. The count value that counts whether or not the data is being written is written to the FIFO memory and is written to the parity bit of the corresponding address. Writing means for writing the second discrimination data indicating that the data is the count value, and based on the first discrimination data, the second discrimination data and the count value when reading the transfer data from the FIFO memory. And a restoring means for restoring the written data to the original transfer data form.
【００１０】また，請求項２に係るバッファメモリ装置
は，請求項１記載のバッファメモリ装置において，前記
書込手段が，前記転送データを交互にラッチする２つの
レジスタと，前記２つのレジスタにラッチされたデータ
を比較する比較器と，前記比較器の比較結果に基づいて
前記２つのレジスタにラッチされたデータが同一の場合
をカウントするカウンタと，前記２つレジスタにラッチ
されたデータ及び前記カウンタのカウント値のいずれか
１つを選択して前記ＦＩＦＯメモリに出力する選択手段
と，前記２つのレジスタ，比較器，カウンタ及び選択手
段の動作を制御すると共に，前記比較器の比較結果に基
づいて前記パリティ用ビットに第１または第２の判別デ
ータを書き込む書込制御手段とからなるものである。A buffer memory device according to a second aspect is the buffer memory device according to the first aspect, wherein the writing means latches the transfer data alternately and two registers. A comparator for comparing the stored data, a counter for counting the case where the data latched in the two registers are the same based on the comparison result of the comparator, the data latched in the two registers and the counter Selecting means for selecting any one of the count values and outputting it to the FIFO memory, and controlling the operations of the two registers, the comparator, the counter and the selecting means, and based on the comparison result of the comparator. The write control means writes the first or second discrimination data to the parity bit.
【００１１】また，請求項３に係るバッファメモリ装置
は，請求項２記載のバッファメモリ装置において，前記
カウンタのビット幅が前記転送データのデータ幅と同一
であるものである。A buffer memory device according to a third aspect is the buffer memory device according to the second aspect, wherein the bit width of the counter is the same as the data width of the transfer data.
【００１２】また，請求項４に係るバッファメモリ装置
は，請求項２記載のバッファメモリ装置において，前記
書込手段が，前記カウンタが桁上がりを生じた場合，そ
のときのカウント値を前記ＦＩＦＯメモリに書き込み，
再び前記カウントしたデータを前記ＦＩＦＯメモリに書
き込んだ後，続けて当該データの数をカウントするもの
である。According to a fourth aspect of the present invention, there is provided the buffer memory device according to the second aspect, wherein when the writing means causes a carry in the counter, the count value at that time is stored in the FIFO memory. Write in,
After writing the counted data to the FIFO memory again, the number of the data is continuously counted.
【００１３】また，請求項５に係るバッファメモリ装置
は，請求項２記載のバッファメモリ装置において，前記
書込手段が，前記カウンタが桁上がりを生じた場合，そ
のときのカウント値を前記ＦＩＦＯメモリに書き込んだ
後，続けて当該データの数をカウントして前記ＦＩＦＯ
メモリにカウント値を書き込むものである。According to a fifth aspect of the present invention, there is provided the buffer memory device according to the second aspect, wherein when the writing means causes a carry in the counter, the count value at that time is stored in the FIFO memory. After writing to the
The count value is written in the memory.
【００１４】また，請求項６に係るバッファメモリ装置
は，請求項１記載のバッファメモリ装置において，前記
復元手段が，前記ＦＩＦＯメモリから読み出された前記
データをラッチする第１のレジスタと，前記ＦＩＦＯメ
モリから読み出された前記カウント値をラッチする第２
のレジスタと，前記第２のレジスタに前記カウント値が
ラッチされた場合に前記第１のレジスタから出力される
データの数をカウントする出力データ数カウンタと，前
記第２のレジスタにラッチされた前記カウント値と前記
出力データ数カウンタの値とを比較する比較器と，前記
第１のレジスタ，第２のレジスタ，出力データ数カウン
タ及び比較器の動作を制御すると共に，前記カウント値
と前記出力データ数カウンタの値とが等しくなるまで前
記第１のレジスタにラッチされたデータを連続して出力
する出力制御手段とからなるものである。A buffer memory device according to a sixth aspect of the present invention is the buffer memory device according to the first aspect, wherein the restoration means latches the data read from the FIFO memory; Second for latching the count value read from the FIFO memory
Register, an output data number counter that counts the number of data output from the first register when the count value is latched in the second register, and the output data number latched in the second register. A comparator for comparing a count value and the value of the output data number counter, and controlling the operations of the first register, the second register, the output data number counter and the comparator, and the count value and the output data. The output control means continuously outputs the data latched in the first register until the value of the number counter becomes equal.
【００１５】[0015]
【発明の実施の形態】以下，本発明の実施の形態を図面
を参照しつつ詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings.
【００１６】図１は，実施の形態に係るバッファメモリ
装置の概略構成を示すブロック図である。このバッファ
メモリ装置は，ＦＩＦＯメモリ１１と，ＦＩＦＯメモリ
１１にデータの書き込みを行うための制御を行う本発明
の書込手段としての書込部１０と，ＦＩＦＯメモリ１１
からデータの読み出しを行うための制御を行う本発明の
復元手段としての読出部１２とから構成されている。FIG. 1 is a block diagram showing a schematic configuration of a buffer memory device according to the embodiment. This buffer memory device includes a FIFO memory 11, a writing unit 10 as a writing unit of the present invention for performing control for writing data to the FIFO memory 11, and a FIFO memory 11.
And a reading section 12 as a restoring means of the present invention for performing control for reading data from.
【００１７】図２には，図１に示すＦＩＦＯメモリ１１
にデータが書き込まれる様子を示している。ＦＩＦＯメ
モリ１１として，データ幅が９ビットのものを用い，０
〜７ビットをデータの記憶領域，８ビット目をパリティ
用のビットとして用いる。図２に示すようにＤａｔａ
１，Ｄａｔａ２，Ｄａｔａ３・・・と連続的にデータが
ＦＩＦＯメモリ１１に転送される。Ｄａｔａ１，Ｄａｔ
ａ２，Ｄａｔａ３・・・は，それぞれＦＩＦＯメモリ１
１のアドレス０，アドレス２，アドレス３，・・・に順
次書き込まれる。FIG. 2 shows the FIFO memory 11 shown in FIG.
Shows how data is written in. A FIFO memory 11 having a data width of 9 bits is used.
~ 7 bits are used as a data storage area, and the 8th bit is used as a parity bit. As shown in FIG.
Data is continuously transferred to the FIFO memory 11 in the order of 1, Data2, Data3 .... Data1, Dat
a2, Data3, ... Are respectively FIFO memories 1
1 is sequentially written to address 0, address 2, address 3, ....
【００１８】ところで，図２に示す書き込みデータのよ
うに同じＤａｔａ３が４つ連続してＦＩＦＯメモリ１１
に転送されて来た場合は，ＦＩＦＯメモリの有効利用を
図るため以下のようにＦＩＦＯメモリ１１への書込が行
われる。By the way, like the write data shown in FIG. 2, four identical Data 3 are continuously arranged in the FIFO memory 11.
When the data is transferred to the FIFO memory 11, writing to the FIFO memory 11 is performed as follows in order to effectively use the FIFO memory.
【００１９】図２に示すように，まずアドレス２にＤａ
ｔａ３のデータが書き込まれ，続いてその次のアドレス
３に何個同一のデータが連続しているかをカウントした
値が書き込まれる。すなわち，アドレス２には，Ｄａｔ
ａ３のデータそのものが書き込まれ，アドレス３には，
同じＤａｔａ３が４つ連続しているため，その数０４
（１６進数）が書き込まれる。As shown in FIG. 2, first, Da is assigned to the address 2.
The data of ta3 is written, and subsequently, a value that counts how many identical data are consecutive is written in the next address 3. That is, at address 2, Dat
The data of a3 itself is written, and at address 3,
Since the same 4 Data3 are consecutive, the number 04
(Hexadecimal number) is written.
【００２０】なお，本実施の形態においては，図２に示
すアドレス２に書き込まれたＤａｔａ３等を画像データ
と呼び，アドレス４に書き込まれた連続する同一のＤａ
ｔａ３等の数をカウントした値をカウントデータと呼ぶ
ことにする。In the present embodiment, the Data 3 and the like written in the address 2 shown in FIG. 2 are called image data, and the same continuous Da written in the address 4 is written.
A value obtained by counting the number of ta3 or the like will be called count data.
【００２１】図２において，ＦＩＦＯメモリ１１の０〜
７ビット目までは前述した画像データとカウントデータ
が書き込まれるが，同一アドレスの８ビット目（パリテ
ィビット）には０〜７ビットに書き込まれたデータが画
像データなのかカウントデータなのかを示すための判別
データが書き込まれる。本実施の形態においては，画像
データを示すものとして０を，カウントデータを示すも
のとして１を８ビット目に書き込むことにする。例え
ば，図２に示すＤａｔａ３を例に説明すると，アドレス
２の０〜７ビットの領域には画像データが書き込まれる
ため，８ビット目には０が書き込まれる。一方，アドレ
ス３の０〜７ビットの領域にはカウントデータが書き込
まれるため，８ビット目（パリティビット）には１が書
き込まれる。In FIG. 2, 0 to 0 of the FIFO memory 11 are shown.
The image data and the count data described above are written up to the 7th bit, but the 8th bit (parity bit) of the same address indicates whether the data written in 0 to 7 bits is image data or count data. The determination data of is written. In the present embodiment, 0 is written as the image data and 1 is written as the count data in the 8th bit. For example, taking Data3 shown in FIG. 2 as an example, since image data is written in the area of 0 to 7 bits of address 2, 0 is written in the 8th bit. On the other hand, since count data is written in the area of 0 to 7 bits of address 3, 1 is written in the 8th bit (parity bit).
【００２２】図３は，ＦＩＦＯメモリ１１にデータを書
き込むための制御を行う書込部１０の構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing the configuration of the writing unit 10 which controls the writing of data in the FIFO memory 11.
【００２３】図３において，本発明の２つのレジスタと
してのレジスタ１３，１４は，ＦＩＦＯメモリ１１に書
き込まれる画像データをラッチするために設けられたも
のであり，ＦＩＦＯメモリ１１に書き込まれるデータを
交互にラッチする（トグル動作）。In FIG. 3, registers 13 and 14 as two registers of the present invention are provided to latch the image data written in the FIFO memory 11, and the data written in the FIFO memory 11 are alternated. Latch to (toggle operation).
【００２４】比較器１５は，レジスタ１３，１４にラッ
チされた２つのデータを比較し，両者が同一であるか否
かを示す信号を後述するコントローラ１８に出力する。The comparator 15 compares the two data latched in the registers 13 and 14 and outputs a signal indicating whether or not they are the same to the controller 18, which will be described later.
【００２５】カウンタ１６は，同じデータが連続して何
個送られてきたかをカウントするものであって，例えば
図２に示すようにＤａｔａ３が連続する場合，連続する
Ｄａｔａ３の数を比較器１５の比較結果に基づいてカウ
ントする。なお，カウンタ１６は，画像データのデータ
幅と同様のビット幅（８ビット）を有している。したが
って，効率よく同一のデータの数をカウントすることが
できる。The counter 16 counts how many pieces of the same data are continuously sent. For example, when Data 3 is continuous as shown in FIG. 2, the number of continuous Data 3 is counted by the comparator 15. Count based on the comparison result. The counter 16 has a bit width (8 bits) similar to the data width of the image data. Therefore, the number of identical data can be efficiently counted.
【００２６】マルチプレクサ１７は，レジスタ１３，レ
ジスタ１４及びカウンタ１６からの出力が入力され，そ
れらの中の１つを選択してＦＩＦＯメモリ１１に出力す
る。なお，このマルチプレクサ１７が本発明の選択手段
に対応する。The multiplexer 17 receives the outputs from the registers 13, 14 and the counter 16, selects one of them, and outputs it to the FIFO memory 11. The multiplexer 17 corresponds to the selecting means of the present invention.
【００２７】コントローラ１８は，ＦＩＦＯメモリ１１
にデータを書き込む書込部１０全体の動作を制御するも
のである。すなわち，コントローラ１８は，レジスタ１
３，１４，比較器１５，カウンタ１６及びマルチプレク
サ１７の動作を制御すると共にＦＩＦＯメモリ１１へ書
込可信号を出力する等，ＦＩＦＯメモリ１１の書き込み
を制御する。なお，このコントローラ１８が本発明の書
込制御手段に対応する。The controller 18 uses the FIFO memory 11
It controls the entire operation of the writing unit 10 for writing data into the. That is, the controller 18 uses the register 1
3, 14 and 15, the operation of the comparator 15, the counter 16 and the multiplexer 17 is controlled, and the writing of the FIFO memory 11 is controlled by outputting a write enable signal to the FIFO memory 11. The controller 18 corresponds to the writing control means of the present invention.
【００２８】次に，図４を参照しつつ前記書込部１０の
動作を説明する。図４は，書込部１０の動作タイミング
を示すタイミングチャートである。Next, the operation of the writing section 10 will be described with reference to FIG. FIG. 4 is a timing chart showing the operation timing of the writing unit 10.
【００２９】図４において，クロックは，書込部１０の
動作タイミングを規定する動作クロックであると共にＦ
ＩＦＯメモリ１１への書込クロックである。書き込みデ
ータは，図２に示すものと同様なものであって，周辺装
置（図示せず）から本発明のバッファメモリ装置に送ら
れてきたデータ列を示している。書込可信号（/WEN）
は，書込部１０に対し，書き込みデータをＦＩＦＯメモ
リ１１書き込むことを許可する信号であり，信号がハイ
レベルのときは書込不可，ローレベルのときは書込可を
示している。In FIG. 4, a clock is an operation clock that defines the operation timing of the writing unit 10, and F
This is a write clock to the IFO memory 11. The write data is the same as that shown in FIG. 2, and shows the data string sent from the peripheral device (not shown) to the buffer memory device of the present invention. Write enable signal (/ WEN)
Is a signal for permitting the write unit 10 to write the write data into the FIFO memory 11, and indicates that the signal is high when the signal is high and the signal is low when the signal is low.
【００３０】また，レジスタ１３及び１４の出力を見る
と，連続して送られてきた複数の書き込みデータが交互
に出力されており，レジスタ１３，１４が前述したよう
にトグルで動作していることがわかる。Further, looking at the outputs of the registers 13 and 14, it is found that a plurality of write data that have been continuously transmitted are alternately output, and that the registers 13 and 14 are operating by the toggle as described above. I understand.
【００３１】比較結果信号（Ｒｅｓｕｌｔ）は，比較器
１５によってレジスタ１３とレジスタ１４とにラッチさ
れた画像データが同一であるか否かが比較された結果を
示している。レジスタ１３とレジスタ１４とにラッチさ
れた画像データが同一の場合はローレベル，異なる場合
はハイレベルの信号が比較器１５からコントローラ１８
に出力される。The comparison result signal (Result) indicates the result of comparison by the comparator 15 as to whether the image data latched in the register 13 and the register 14 is the same. When the image data latched in the register 13 and the register 14 are the same, a low level signal is output, and when they are different, a high level signal is output from the comparator 15 to the controller 18.
Is output to
【００３２】ＦＩＦＯ書込データ（ＦＩＦＯ＿ＤＡＴ
Ａ）は，コントローラ１８の制御の下，マルチプレクサ
１７によって選択されたＦＩＦＯメモリ１１へ書き込ま
れるデータを示している。すなわち，ＦＩＦＯ書込デー
タ（ＦＩＦＯ＿ＤＡＴＡ）は，レジスタ１３もしくはレ
ジスタ１４の画像データ又はカウンタ１６のカウント値
のいずれかから選択されたものから構成される。FIFO write data (FIFO_DAT
A) shows the data to be written in the FIFO memory 11 selected by the multiplexer 17 under the control of the controller 18. That is, the FIFO write data (FIFO_DATA) is composed of one selected from the image data of the registers 13 and 14 or the count value of the counter 16.
【００３３】判別データ（判別ＤＡＴＡ）は，ＦＩＦＯ
メモリ１１に書き込まれるデータが画像データかカウン
トデータかを示すものであって，この信号がハイレベル
のときはＦＩＦＯメモリに書き込まれたデータがカウン
トデータであることを示し，ローレベルのときは画像デ
ータであることを示す。そして，ＦＩＦＯメモリ１１の
８ビット目（パリティビット）にはこの判別データが書
き込まれる。すなわち，図２に示すようにカウントデー
タの場合は１が，画像データの場合は２がＦＩＦＯメモ
リ１１の８ビット目に書き込まれる。Discrimination data (discrimination DATA) is a FIFO
The data written in the memory 11 indicates whether it is image data or count data. When this signal is high level, it indicates that the data written in the FIFO memory is count data, and when it is low level, it indicates the image. Indicates that the data. Then, this discrimination data is written in the eighth bit (parity bit) of the FIFO memory 11. That is, as shown in FIG. 2, 1 is written in the case of count data, and 2 is written in the case of image data at the 8th bit of the FIFO memory 11.
【００３４】ＦＩＦＯ書込可信号（／ＦＩＦＯ＿ＷＥ
Ｎ）はコントローラ１８からＦＩＦＯメモリ１１に出力
されるものであって，ＦＩＦＯメモリ１１にＦＩＦＯ書
込データ（ＦＩＦＯ＿ＤＡＴＡ）を書き込む指示を与え
るものである。FIFO write enable signal (/ FIFO_WE
N) is output from the controller 18 to the FIFO memory 11, and gives an instruction to write the FIFO write data (FIFO_DATA) in the FIFO memory 11.
【００３５】更に，カウント信号（ＣＯＵＮＴ＿ＵＰ）
は，コントローラ１８からカウンタ１６に出力されるも
のであって，同一のデータが連続する場合にその旨をカ
ウンタ１６に伝えデータの数をカウントさせるためのも
のである。Further, a count signal (COUNT_UP)
Is output from the controller 18 to the counter 16, and when the same data continues, the fact is transmitted to the counter 16 and the number of data is counted.
【００３６】そこで，以下に比較結果信号（Ｒｅｓｕｌ
ｔ）によって決定されるコントローラ１８の具体的な制
御を説明する。Therefore, the comparison result signal (Resul) will be described below.
Specific control of the controller 18 determined by t) will be described.
【００３７】まず，比較結果信号（Ｒｅｓｕｌｔ）の前
の状態が１の場合のコントローラ１８の制御を説明す
る。コントローラ１８は，レジスタ１とレジスタ２とに
ラッチされた画像データのうち，古い方のデータをマル
チプレクサ１７で選択し，ＦＩＦＯ書込データ（ＦＩＦ
Ｏ＿ＤＡＴＡ）としてＦＩＦＯメモリ１１に出力する。
ＦＩＦＯ書込データ（ＦＩＦＯ＿ＤＡＴＡ）は画像デー
タであるため，コントローラ１８は，同時にＦＩＦＯメ
モリ１１に書き込まれたデータが画像データかカウント
データかを判別する判別データ（判別ＤＡＴＡ）を０と
して出力し，ＦＩＦＯメモリの８ビット目に書き込む。First, the control of the controller 18 when the state before the comparison result signal (Result) is 1 will be described. The controller 18 selects the older one of the image data latched in the register 1 and the register 2 by the multiplexer 17, and the FIFO write data (FIF) is selected.
O_DATA) to the FIFO memory 11.
Since the FIFO write data (FIFO_DATA) is image data, the controller 18 outputs 0 as the determination data (determination DATA) for determining whether the data written in the FIFO memory 11 is image data or count data at the same time. Write to the 8th bit of memory.
【００３８】すなわち，前記場合は，例えば図２に示す
Ｄａｔａ１及びＤａｔａ２のように異なる内容のデータ
が連続して送られて来ている場合のコントローラ１８の
制御を示している。That is, in the above case, the control of the controller 18 is shown when data of different contents such as Data1 and Data2 shown in FIG. 2 are continuously sent.
【００３９】次に，比較結果信号（Ｒｅｓｕｌｔ）の前
の状態が０で，今の状態が０の場合のコントローラ１８
の制御を説明する。コントローラ１８は，カウンタ１６
の値をインクリメントし，ＦＩＦＯメモリ１１には何も
書き込まない。Next, the controller 18 when the previous state of the comparison result signal (Result) is 0 and the present state is 0
The control of will be described. The controller 18 uses the counter 16
Value is incremented and nothing is written to the FIFO memory 11.
【００４０】すなわち，この場合は，例えば図２に示す
Ｄａｔａ３のように先にＦＩＦＯメモリ１１に出力され
たデータと同一内容のデータが連続して送られて来た場
合のコントローラ１８の制御を示している。That is, in this case, the control of the controller 18 in the case where data having the same content as the data previously output to the FIFO memory 11 is continuously sent like Data3 shown in FIG. 2 is shown. ing.
【００４１】また，比較結果信号（Ｒｅｓｕｌｔ）の前
の状態が０で，今の状態が１の場合のコントローラ１８
の制御を説明する。コントローラ１８は，マルチプレク
サ１７で連続して送られて来た同一データの数をカウン
トしたカウンタ１６の値を選択し，このカウントデータ
をＦＩＦＯ書込データ（ＦＩＦＯ＿ＤＡＴＡ）としてＦ
ＩＦＯメモリ１１に出力する。ＦＩＦＯ書込データ（Ｆ
ＩＦＯ＿ＤＡＴＡ）はカウントデータであるため，コン
トローラ１８は同時にＦＩＦＯメモリ１１に書き込まれ
たデータが画像データかカウントデータかを判別する判
別データ（判別ＤＡＴＡ）を１として出力し，ＦＩＦＯ
メモリの８ビット目に書き込む。The controller 18 in the case where the previous state of the comparison result signal (Result) is 0 and the present state is 1
The control of will be described. The controller 18 selects the value of the counter 16 which counts the number of the same data continuously sent by the multiplexer 17, and uses this count data as the FIFO write data (FIFO_DATA).
Output to the IFO memory 11. FIFO write data (F
Since the (IFO_DATA) is count data, the controller 18 outputs 1 as discrimination data (discrimination DATA) for discriminating whether the data written in the FIFO memory 11 is image data or count data at the same time.
Write to the 8th bit of memory.
【００４２】すなわち，前記場合は，例えば図２に示す
ようにＤａｔａ３が連続して送られてきた場合におい
て，Ｄａｔａ３に続いて異なるデータであるＤａｔａ４
が送られて来たときのコントローラ１８の制御を示して
いる。That is, in the above case, for example, when Data3 is continuously sent as shown in FIG. 2, different data Data4 follows Data3.
Shows the control of the controller 18 when is sent.
【００４３】以上説明したコントローラ１８の制御によ
り，連続する同一内容のデータをそのままＦＩＦＯメモ
リ１１に書き込むのではなく，連続する同一内容のデー
タの数をカウントし，そのカウント値をカウントデータ
としてＦＩＦＯメモリ１１に書き込むことにしたため，
ＦＩＦＯメモリ１１を有効に利用することができる。Under the control of the controller 18 described above, the continuous data having the same content is not directly written to the FIFO memory 11, but the number of continuous data having the same content is counted, and the count value is used as count data in the FIFO memory. Since I decided to write in 11,
The FIFO memory 11 can be effectively used.
【００４４】前述したように同一データが連続して伝送
されて来た場合，カウンタ１６で何個同一のデータが連
続して伝送されて来たかをカウントする。ところが，同
一内容のデータが多数連続して伝送されて来た場合，カ
ウンタが桁上がりを生じることがある。以下に，カウン
タが桁上がりした場合の制御を実施例１及び２に基づい
て説明する。When the same data is continuously transmitted as described above, the counter 16 counts how many same data are continuously transmitted. However, when a large number of data of the same content are continuously transmitted, the counter may carry. Hereinafter, the control when the carry of the counter is carried will be described based on the first and second embodiments.
【００４５】図５に，実施例１の制御を行った場合にお
けるＦＩＦＯメモリ１１のデータの様子を示す。ここで
は，図２に示すＤａｔａ３に基づいて実施例１のカウン
タの桁上がりが生じた場合の制御を説明する。FIG. 5 shows the state of data in the FIFO memory 11 when the control of the first embodiment is performed. Here, the control when the carry of the counter of the first embodiment occurs based on Data3 shown in FIG. 2 will be described.
【００４６】まず，Ｄａｔａ３（画像データ）を所定の
アドレス（例えばアドレス２）に書き込む。その後連続
するＤａｔａ３の数をカウンタ１６でカウントしてカウ
ンタに桁上がりが生じた場合，前述したコントローラ１
８の制御に拘らずカウントしたＤａｔａ３の数（０ｘＦ
Ｆ）をＦＩＦＯメモリ１１の次のアドレス（例えばアド
レス３）に書き込む。続いてＤａｔａ３の画像データを
次のアドレス（例えばアドレス４）に書き込み，再び連
続するＤａｔａ３の数をカウントしていく。更に桁上が
りが生じた場合は，同様にカウントしたＤａｔａ３の数
（０ｘＦＦ）をＦＩＦＯメモリ１１の次のアドレス（例
えばアドレス５）に書き込み，続いてＤａｔａ３の画像
データを書き込んで（例えばアドレス６）更に連続する
Ｄａｔａ３の数をカウントしそのカウント値（０ｘ０
４）をＦＩＦＯメモリ１１に書き込む（例えばアドレス
７）。First, Data3 (image data) is written in a predetermined address (for example, address 2). After that, when the number of consecutive Data 3 is counted by the counter 16 and a carry occurs in the counter, the above-mentioned controller 1
The number of Data3 counted regardless of the control of 8 (0xF
F) is written to the next address (for example, address 3) of the FIFO memory 11. Then, the image data of Data3 is written to the next address (for example, address 4), and the number of continuous Data3 is counted again. When a carry is further generated, the number of Data3 (0xFF) counted in the same manner is written to the next address (for example, address 5) of the FIFO memory 11, and subsequently the image data of Data3 is written (for example, address 6). The number of consecutive Data3 is counted and the count value (0x0
4) is written in the FIFO memory 11 (for example, address 7).
【００４７】なお，画像データを書き込んだ場合，書き
込まれたデータが画像データであることを示す判別デー
タ０を同一アドレスの８ビット目に書き込み，Ｄａｔａ
３の数をカウントした値をＦＩＦＯメモリ１１に書き込
んだ場合，書き込まれたデータがカウントデータである
ことを示す判別データ１を同一アドレスの８ビット目に
書き込むことは前述した制御と同様である。When image data is written, determination data 0 indicating that the written data is image data is written in the 8th bit of the same address, and Data is written.
When the value obtained by counting the number of 3 is written in the FIFO memory 11, the determination data 1 indicating that the written data is count data is written in the 8th bit of the same address as in the control described above.
【００４８】図６に，実施例２の制御を行った場合にお
けるＦＩＦＯメモリ１１のデータの様子を示す。同様
に，図２に示すＤａｔａ３に基づいて実施例２のカウン
タの桁上がりが生じた場合の制御を説明する。FIG. 6 shows a state of data in the FIFO memory 11 when the control of the second embodiment is performed. Similarly, the control when the carry of the counter of the second embodiment occurs will be described based on Data3 shown in FIG.
【００４９】まず，Ｄａｔａ３（画像データ）を所定の
アドレス（例えばアドレス２）に書き込む。その後連続
するＤａｔａ３の数をカウンタ１６でカウントしてカウ
ンタに桁上がりが生じた場合，前述したコントローラ１
８の制御に拘らずカウントしたＤａｔａ３の数（０ｘＦ
Ｆ）をＦＩＦＯメモリ１１の次のアドレス（例えばアド
レス３）に書き込む。そして，次のアドレスにＤａｔａ
３の画像データを書き込むことなく連続するＤａｔａ３
の数をカウントし，次のアドレス（例えばアドレス４）
にカウントデータ（０ｘＦＦ）を連続して書き込んで行
く。すなわち，実施例１のように画像データ，カウント
データ，画像データ，カウントデータ，・・・という順
にＦＩＦＯメモリ１１に書き込むのではなく，第２実施
例の場合は，画像データ，カウントデータ，カウントデ
ータ，・・・という順でＦＩＦＯメモリ１１に書き込ん
で行くのである。First, Data3 (image data) is written in a predetermined address (for example, address 2). After that, when the number of consecutive Data 3 is counted by the counter 16 and a carry occurs in the counter, the above-mentioned controller 1
The number of Data3 counted regardless of the control of 8 (0xF
F) is written to the next address (for example, address 3) of the FIFO memory 11. Then, at the next address, Data
Data3 that continues without writing the image data of 3
Of the next address (eg address 4)
The count data (0xFF) is continuously written in. That is, the image data, the count data, the image data, the count data, ... Are not written in the FIFO memory 11 in this order as in the first embodiment, but in the second embodiment, the image data, the count data, the count data are written. .. are written in the FIFO memory 11 in this order.
【００５０】なお，画像データを書き込んだ場合，書き
込まれたデータが画像データであることを示す判別デー
タ０を同一アドレスの８ビット目に書き込み，Ｄａｔａ
３の数をカウントした値をＦＩＦＯメモリ１１に書き込
んだ場合，書き込まれたデータがカウントデータである
ことを示す判別データ１を同一アドレスの８ビット目に
書き込むことは前述した制御と同様である。When image data is written, the discrimination data 0 indicating that the written data is image data is written in the 8th bit of the same address, and Data
When the value obtained by counting the number of 3 is written in the FIFO memory 11, the determination data 1 indicating that the written data is count data is written in the 8th bit of the same address as in the control described above.
【００５１】前述の実施例１及び２の制御を行うことに
より，カウンタ１６に桁上がりが生じた場合であって
も，連続する同一内容のデータをカウントした値を正確
にカウントデータとしてＦＩＦＯメモリ１１に書き込む
ことができる。特に，実施例２の場合は，画像データを
途中で書き込むことを省略して連続的にカウントデータ
を書き込むことにしたため，より有効にメモリを使用す
ることができる。なお，前述した実施例１及び２の制御
は，例えばコントローラ１８によって行わせることが可
能である。By performing the control of the above-described first and second embodiments, even when the carry is generated in the counter 16, the value obtained by counting the continuous data of the same content is accurately used as the count data in the FIFO memory 11. Can be written on. In particular, in the case of the second embodiment, since the count data is written continuously without writing the image data in the middle, the memory can be used more effectively. The control of the first and second embodiments described above can be performed by the controller 18, for example.
【００５２】図７は，ＦＩＦＯメモリ１１からデータを
読み出すための制御を行う読出部１２の構成を示すブロ
ック図である。図７において，画像データレジスタ１９
は，ＦＩＦＯメモリから読み出された画像データをラッ
チし，後段に接続された装置（図示せず）に出力するも
のである。なお，この画像データレジスタ１９が本発明
の第１レジスタに対応する。FIG. 7 is a block diagram showing the configuration of the reading unit 12 that controls the reading of data from the FIFO memory 11. In FIG. 7, the image data register 19
Is for latching image data read from the FIFO memory and outputting it to a device (not shown) connected to the subsequent stage. The image data register 19 corresponds to the first register of the present invention.
【００５３】カウントデータレジスタ２０は，ＦＩＦＯ
メモリ１１から読み出されたカウントデータをラッチす
る。なお，このカウントデータレジスタ２０が本発明の
第２レジスタに対応する。The count data register 20 is a FIFO
The count data read from the memory 11 is latched. The count data register 20 corresponds to the second register of the present invention.
【００５４】カウンタ２１は，カウントデータレジスタ
２０にカウントデータがラッチされたときインクリメン
トされるものである。なお，このカウンタ２１が本発明
の出力データ数カウンタに対応する。The counter 21 is incremented when the count data is latched in the count data register 20. The counter 21 corresponds to the output data number counter of the present invention.
【００５５】比較器２２は，カウントデータレジスタ２
０にラッチされたカウントデータとカウンタ２１のカウ
ント値とを比較し，その結果をコントローラ２１に出力
するものである。The comparator 22 includes the count data register 2
The count data latched at 0 is compared with the count value of the counter 21, and the result is output to the controller 21.
【００５６】コントローラ２３は，ＦＩＦＯメモリ１１
からデータを読み出す読出部１２全体を制御するもので
ある。すなわち，コントローラ２１は，画像データレジ
スタ１９，カウントデータレジスタ２０，カウンタ２１
及び比較器２２の動作を制御すると共にＦＩＦＯメモリ
１１からのデータの読み出し及び出力を制御する。な
お，このコントローラ２３が本発明の出力制御手段に対
応する。The controller 23 uses the FIFO memory 11
It controls the entire reading unit 12 that reads data from the. That is, the controller 21 includes the image data register 19, the count data register 20, and the counter 21.
It also controls the operation of the comparator 22 and controls the reading and output of data from the FIFO memory 11. The controller 23 corresponds to the output control means of the present invention.
【００５７】次に，図８を参照しつつ本実施の形態の読
出部１２の動作を説明する。図８は，読出部１２の動作
タイミングを示すタイミングチャートである。Next, the operation of the reading section 12 of the present embodiment will be described with reference to FIG. FIG. 8 is a timing chart showing the operation timing of the reading unit 12.
【００５８】図８において，クロックは，読出部１２の
動作タイミングを規定する動作クロックであると共にＦ
ＩＦＯメモリ１１からデータを読み出す読出クロックで
ある。読出可信号（／ＲＥＮ）は，読出部１２に対し，
ＦＩＦＯメモリ１１に書き込まれたデータを読み出すこ
とを許可する信号であり，信号がハイレベルのときは読
出不可，ローレベルのときは読出可を示している。In FIG. 8, the clock is an operation clock that defines the operation timing of the reading section 12, and F
A read clock for reading data from the IFO memory 11. The read enable signal (/ REN) is
This signal is a signal that permits reading of the data written in the FIFO memory 11. When the signal is at a high level, reading is not possible, and when the signal is at a low level, reading is possible.
【００５９】読み出しデータは，図２に示すものと同様
なものであって，画像データレジスタ１９から後段に接
続された他の装置（図示せず）に送られるデータであ
る。The read data is similar to that shown in FIG. 2, and is data sent from the image data register 19 to another device (not shown) connected to the subsequent stage.
【００６０】画像データレジスタのデータは，画像デー
タレジスタ１９にラッチされたデータを示している。こ
こにおいて，連続する同一のデータ，例えば図２に示す
Ｄａｔａ３においては，ＦＩＦＯメモリ１１に書き込ま
れた画像データは１つでその他はカウントデータとして
ＦＩＦＯメモリ１１への書き込みが省略されているた
め，画像データレジスタ１９にラッチされた画像データ
がしばらく保持され，これが後段の装置（図示せず）に
出力されていくことが読み出しデータと比較することに
より理解できる。The data in the image data register indicates the data latched in the image data register 19. Here, in the case of the same continuous data, for example, Data3 shown in FIG. 2, the image data written in the FIFO memory 11 is one, and the other data is omitted as writing to the FIFO memory 11 as count data. It can be understood by comparing with the read data that the image data latched in the data register 19 is held for a while and is output to the device (not shown) in the subsequent stage.
【００６１】ＦＩＦＯ読出可信号（／ＦＩＦＯ＿ＲＥ
Ｎ）は，ＦＩＦＯメモリ１１に書き込まれたデータを読
み出すタイミングを示すコントローラ２３からの信号で
あり，信号がハイレベルのときは読出不可，ローレベル
のときは読出可を示している。なお，ＦＩＦＯ読出可信
号（／ＦＩＦＯ＿ＲＥＮ）の反転タイミングについては
以下に詳細に説明する。FIFO read enable signal (/ FIFO_RE
N) is a signal from the controller 23 indicating the timing of reading the data written in the FIFO memory 11. When the signal is at the high level, the reading is impossible, and when it is at the low level, the reading is possible. The inversion timing of the FIFO read enable signal (/ FIFO_REN) will be described in detail below.
【００６２】ＦＩＦＯ読出データ（ＦＩＦＯ＿ＤＡＴ
Ａ）は，ＦＩＦＯ読出可信号（／ＦＩＦＯ＿ＲＥＮ）に
基づいてＦＩＦＯメモリ１１から読み出された信号を示
しており，このデータの中には画像データとカウントデ
ータとが含まれている。コントローラ２３の制御の下，
画像データは画像データレジスタ１９に，カウントデー
タはカウントデータレジスタ２０にそれぞれラッチされ
る。FIFO read data (FIFO_DAT
A) shows a signal read from the FIFO memory 11 based on the FIFO read enable signal (/ FIFO_REN), and this data includes image data and count data. Under the control of the controller 23,
The image data is latched in the image data register 19 and the count data is latched in the count data register 20.
【００６３】判別データ（判別ＤＡＴＡ）は，ＦＩＦＯ
メモリ１１に書き込まれたデータが画像データかカウン
トデータかを示すものであり，信号がハイレベルのとき
はカウントデータを，ローレベルのときは画像データを
それぞれ示す。コントローラ２３は，この判別データ
（判別ＤＡＴＡ）に基づいて以下に説明する制御を行
う。Discrimination data (discrimination DATA) is FIFO
The data written in the memory 11 indicates whether it is image data or count data. When the signal is at high level, it indicates count data, and when it is at low level, it indicates image data. The controller 23 performs the control described below based on this discrimination data (discrimination DATA).
【００６４】カウント信号（ＣＯＵＮＴ＿ＵＰ）は，コ
ントローラ２３からカウンタ２１に出力されるものであ
る。コントローラ２３は，ＦＩＦＯメモリ１１からカウ
ントデータが出力されたことを判別データ（判別ＤＡＴ
Ａ）から検出し，カウント信号（ＣＯＵＮＴ＿ＵＰ）を
ハイレベルにする。カウンタ２１は，カウント信号（Ｃ
ＯＵＮＴ＿ＵＰ）がハイレベルのとき，画像データレジ
スタ１９の出力に応じて値をインクリメントする。The count signal (COUNT_UP) is output from the controller 23 to the counter 21. The controller 23 determines that the count data is output from the FIFO memory 11 by using the determination data (determination DAT).
Then, the count signal (COUNT_UP) is set to a high level. The counter 21 has a count signal (C
When OUNT_UP) is at the high level, the value is incremented according to the output of the image data register 19.
【００６５】カウンタの値は，前記カウント信号（ＣＯ
ＵＮＴ＿ＵＰ）に応じてインクリメントされるカウンタ
２１の値を示している。The value of the counter is the count signal (CO
The value of the counter 21 is incremented according to (UNT_UP).
【００６６】そこで，以下に読出部１２における具体的
な読出制御を説明する。図８の画像データレジスタのデ
ータ及びＦＩＦＯ読出データ（ＦＩＦＯ＿ＤＡＴＡ）に
示すように，コントローラ２３は，予め画像データレジ
スタ１９にＦＩＦＯメモリ１１に最初に書き込まれたデ
ータ（Ｄａｔａ１）をラッチさせておくと共にＦＩＦＯ
メモリ１１から次のデータ（Ｄａｔａ２）を出力させて
おく。Therefore, a specific read control in the read section 12 will be described below. As shown in the data of the image data register and the FIFO read data (FIFO_DATA) of FIG. 8, the controller 23 causes the image data register 19 to latch the data (Data1) first written in the FIFO memory 11 in advance, and the FIFO.
The next data (Data2) is output from the memory 11.
【００６７】読出可信号（／ＲＥＮ）がローレベル，即
ち読出可になったとき，コントローラ２３は，画像デー
タレジスタ１９にラッチされた画像データ（Ｄａｔａ
１）を後段の装置（図示せず）に出力し，かつＦＩＦＯ
メモリ１１に書き込まれたデータの読み出しを開始す
る。When the read enable signal (/ REN) is at a low level, that is, when the read is enabled, the controller 23 controls the image data (Data) latched in the image data register 19.
1) is output to a device (not shown) in the subsequent stage, and the FIFO
The reading of the data written in the memory 11 is started.
【００６８】コントローラ２３は，ＦＩＦＯメモリから
読み出されたデータの８ビット目の判別データ（判別Ｄ
ＡＴＡ）に基づき，ＦＩＦＯ読出データ（ＦＩＦＯ＿Ｄ
ＡＴＡ）が画像データであるのかカウントデータである
のかを判別する。判別した結果，ＦＩＦＯ読出データ
（ＦＩＦＯ＿ＤＡＴＡ）が画像データである場合は，そ
の画像データを画像データレジスタ１９にラッチして後
段に接続された装置（図示せず）に出力する。このよう
に，ＦＩＦＯ読出データ（ＦＩＦＯ＿ＤＡＴＡ）が画像
データである場合は，順次画像データレジスタ１９にラ
ッチして後段の装置に出力して行く。The controller 23 determines the 8th bit of discrimination data (discrimination D) of the data read from the FIFO memory.
FIFO read data (FIFO_D
It is determined whether ATA) is image data or count data. If the result of the determination is that the FIFO read data (FIFO_DATA) is image data, the image data is latched in the image data register 19 and output to a device (not shown) connected to the subsequent stage. In this way, when the FIFO read data (FIFO_DATA) is image data, it is sequentially latched in the image data register 19 and output to the subsequent device.
【００６９】一方，ＦＩＦＯ読出データ（ＦＩＦＯ＿Ｄ
ＡＴＡ）がカウントデータの場合は，そのカウントデー
タをカウントデータレジスタ２０にラッチする。以下
に，Ｄａｔａ３を例としてカウントデータが読み出され
た場合の制御を説明する。On the other hand, the FIFO read data (FIFO_D
If ATA) is count data, the count data is latched in the count data register 20. The control when the count data is read will be described below by taking Data3 as an example.
【００７０】Ｄａｔａ３（画像データ）に続いてカウン
トデータが読み出された場合は，カウントデータが読み
出される前に読み出されたＤａｔａ３（画像データ）と
同一内容のデータが連続して本発明のバッファメモリ装
置に伝送されて来たことを意味する。このような場合，
コントローラは２３は，カウントデータをカウントデー
タレジスタ２０にラッチすると共に画像データレジスタ
１９に既に保持されているＤａｔａ３（画像データ）を
読出データとして後段の装置（図示せず）に出力する。When the count data is read after Data3 (image data), the data of the same content as the Data3 (image data) read before the count data is read continuously. It means that it has been transmitted to the memory device. In such a case,
The controller 23 latches the count data in the count data register 20 and outputs Data3 (image data) already held in the image data register 19 to the subsequent device (not shown) as read data.
【００７１】コントローラ２３は同時に，ＦＩＦＯ読出
可信号（／ＦＩＦＯ＿ＲＥＮ）を反転してハイレベルに
し，ＦＩＦＯメモリ１１からのデータの読出を一時中断
する。そして，コントローラ２３は，カウントデータと
して示されたＤａｔａ３の数（図７では４）からマイナ
ス１した回数画像データレジスタ１９からＤａｔａ３を
読出データとして出力する。ここでＤａｔａ３の数から
マイナス１したのは，カウントデータがラッチされた
際，既にＤａｔａ３は１つ出力されているからである。At the same time, the controller 23 inverts the FIFO read enable signal (/ FIFO_REN) to a high level and suspends the reading of data from the FIFO memory 11. Then, the controller 23 outputs Data3 from the image data register 19 as the read data, which is the number of times minus one from the number of Data3 (4 in FIG. 7) indicated as the count data. Here, the number of Data3 is decremented by 1 because one Data3 has already been output when the count data is latched.
【００７２】そして，Ｄａｔａ３の数からマイナス１し
た回数Ｄａｔａ３を出力した後，ＦＩＦＯ読出可信号
（／ＦＩＦＯ＿ＲＥＮ）を反転してローレベルにし，Ｆ
ＩＦＯメモリ１１から次のデータの読出を開始する。Then, after outputting Data3 the number of times obtained by subtracting one from the number of Data3, the FIFO read enable signal (/ FIFO_REN) is inverted to a low level, and F
Reading of the next data from the IFO memory 11 is started.
【００７３】次に，前述したコントローラ２３の制御の
基礎となるカウンタ２１と比較器２２との動作を説明す
る。コントローラ２３は，判別データ（判別ＤＡＴＡ）
に基づいてカウンタデータを検出した際，ＦＩＦＯメモ
リ１１からの読出を中断すると共に，カウントアップ信
号（ＣＯＵＮＴ＿ＵＰ）をローレベルからハイレベルに
反転してカウンタ２１をインクリメントする。Next, the operations of the counter 21 and the comparator 22, which are the basis of the control of the controller 23, will be described. The controller 23 determines the determination data (determination DATA)
When the counter data is detected based on, the reading from the FIFO memory 11 is interrupted, the count-up signal (COUNT_UP) is inverted from the low level to the high level, and the counter 21 is incremented.
【００７４】カウンタ２１は，カウントアップ信号（Ｃ
ＯＵＮＴ＿ＵＰ）がハイレベルにある間クロックに同期
してカウント値をインクリメントする。すなわち，Ｄａ
ｔａ３が画像データレジスタ１９から出力されて行く毎
にカウントアップする。比較器２２は，カウントデータ
レジスタ２０にラッチされたＤａｔａ３が何個連続して
いるかを示すカウントデータ（図７では４個）とカウン
タ２１のカウント値を比較する。The counter 21 has a count-up signal (C
While OUNT_UP) is at the high level, the count value is incremented in synchronization with the clock. That is, Da
Every time ta3 is output from the image data register 19, it is incremented. The comparator 22 compares the count data (four in FIG. 7) indicating the number of consecutive Data3 latched in the count data register 20 with the count value of the counter 21.
【００７５】カウンタ２２のカウント値とカウントデー
タレジスタ２０にラッチされたカウントデータからマイ
ナス１した値とが等しくなったとき，比較器２２は，コ
ントローラ２３にその旨を示す信号を出力する。コント
ローラ２３は，比較器２２の出力信号に基づき，カウン
トデータとして示されたＤａｔａ３の数からマイナス１
した回数画像データレジスタ１９からＤａｔａ３を出力
したと判断する。その後コントローラ２３は，前述した
ようにＦＩＦＯ読出可信号（／ＦＩＦＯ＿ＲＥＮ）をロ
ーレベルに反転してＦＩＦＯメモリ１１からのデータの
読出を開始し，読み出されたデータを画像データレジス
タ１９でラッチして後段に接続された装置（図示せず）
にデータを出力する。When the count value of the counter 22 becomes equal to the value obtained by subtracting 1 from the count data latched in the count data register 20, the comparator 22 outputs a signal to that effect to the controller 23. Based on the output signal of the comparator 22, the controller 23 subtracts 1 from the number of Data3 indicated as count data.
It is determined that Data3 has been output from the image data register 19 for the number of times the data has been processed. After that, the controller 23 inverts the FIFO read enable signal (/ FIFO_REN) to a low level as described above, starts reading data from the FIFO memory 11, and latches the read data in the image data register 19. Device connected at the latter stage (not shown)
Output data to
【００７６】このように読出部１２を構成することによ
り，画像データ，カウントデータ及び判別データからな
るＦＩＦＯ読出データから容易に元のデータの形を再現
して出力することができる。By configuring the reading unit 12 in this way, it is possible to easily reproduce the original data form from the FIFO read data consisting of image data, count data and discrimination data and output it.
【００７７】[0077]
【発明の効果】以上説明したように，本発明に係るバッ
ファメモリ装置（請求項１）によれば，転送データをＦ
ＩＦＯメモリに書き込む際に，直前のアドレスに書き込
まれた前回の転送データと今回の転送データとを比較
し，前回の転送データと今回の転送データとが異なる場
合には，今回の転送データをＦＩＦＯメモリに書き込む
と共に，対応するアドレスのパリティ用ビットに，書き
込んだデータが転送データであることを示す第１の判別
データを書き込み，前回の転送データと今回の転送デー
タとが同一の場合には，同一のデータが何個連続してい
るかをカウントしたカウント値をＦＩＦＯメモリに書き
込むと共に，対応するアドレスのパリティ用ビットに，
書き込んだデータがカウント値であることを示す第２の
判別データを書き込むことにしたため，連続する同一内
容のデータを全てＦＩＦＯメモリに書き込むことを防止
してメモリを有効に利用することができる。As described above, according to the buffer memory device (Claim 1) of the present invention, the transfer data is F
When writing to the IFO memory, the previous transfer data and the current transfer data written in the immediately previous address are compared, and if the previous transfer data and the current transfer data are different, the current transfer data is stored in the FIFO. While writing to the memory, the first determination data indicating that the written data is the transfer data is written to the parity bit of the corresponding address, and when the previous transfer data and the current transfer data are the same, A count value that counts the number of consecutive identical data is written to the FIFO memory, and the parity bit of the corresponding address is
Since the second determination data indicating that the written data is the count value is written, it is possible to prevent all the continuous data having the same content from being written in the FIFO memory and effectively use the memory.
【００７８】また，本発明に係るバッファメモリ装置
（請求項２）によれば，請求項１記載のバッファメモリ
装置において，書込手段が，転送データを交互にラッチ
する２つのレジスタと，２つのレジスタにラッチされた
データを比較する比較器と，比較器の比較結果に基づい
て２つのレジスタにラッチされたデータが同一の場合を
カウントするカウンタと，２つレジスタにラッチされた
データ及びカウンタのカウント値のいずれか１つを選択
してＦＩＦＯメモリに出力する選択手段と，２つのレジ
スタ，比較器，カウンタ及び選択手段の動作を制御する
と共に，比較器の比較結果に基づいてパリティ用ビット
に第１または第２の判別データを書き込む書込制御手段
とからなるため，簡単な構成で容易に連続するデータを
検出してカウントし，ＦＩＦＯメモリに書き込むことが
できる。According to the buffer memory device of the present invention (claim 2), in the buffer memory device according to claim 1, the writing means includes two registers for alternately latching transfer data and two registers. A comparator that compares data latched in registers, a counter that counts when the data latched in two registers are the same based on the comparison result of the comparator, a data latched in two registers, and a counter The selecting means for selecting any one of the count values and outputting it to the FIFO memory and the operations of the two registers, the comparator, the counter and the selecting means are controlled, and the parity bit is set based on the comparison result of the comparator. Since the writing control means for writing the first or second discrimination data is included, continuous data can be easily detected and counted with a simple configuration. It can be written into the FIFO memory.
【００７９】また，本発明に係るバッファメモリ装置
（請求項３）によれば，請求項２記載のバッファメモリ
装置において，カウンタのビットをデータのデータ幅と
同一にしたため，効率良くデータをカウントすることが
できる。Further, according to the buffer memory device of the present invention (claim 3), in the buffer memory device according to claim 2, since the bit of the counter is made equal to the data width of the data, the data is efficiently counted. be able to.
【００８０】また，本発明に係るバッファメモリ装置
（請求項４）によれば，請求項２記載のバッファメモリ
装置において，カウンタが桁上がりを生じた場合，その
ときのカウント値をＦＩＦＯメモリに書き込み，再びカ
ウントしたデータをＦＩＦＯメモリに書き込んだ後，続
けて当該データの数をカウントすることにしたため，デ
ータの数がカウンタの最大カウント数より大きくなって
もカウント値を正確にＦＩＦＯメモリに書き込むことが
できる。Further, according to the buffer memory device of the present invention (claim 4), in the buffer memory device of claim 2, when the counter has a carry, the count value at that time is written in the FIFO memory. , After writing the counted data to the FIFO memory again, it is decided to continuously count the number of the data. Therefore, even if the number of data becomes larger than the maximum count number of the counter, the count value can be accurately written to the FIFO memory. You can
【００８１】また，本発明に係るバッファメモリ装置
（請求項５）によれば，請求項２記載のバッファメモリ
装置において，カウンタが桁上がりを生じた場合，その
ときのカウント値をＦＩＦＯメモリに書き込んだ後，続
けて当該データの数をカウントしてＦＩＦＯメモリにカ
ウント値を書き込むことにしたため，データの数がカウ
ンタの最大カウント数より大きくなってもカウント値を
正確にＦＩＦＯメモリに書き込むことができる。特に，
請求項５の場合は，画像データを途中で書き込むことを
省略して連続的にカウントデータを書き込むことにした
ため，より有効にメモリを使用することができる。Further, according to the buffer memory device of the present invention (claim 5), in the buffer memory device of claim 2, when the counter has a carry, the count value at that time is written in the FIFO memory. After that, since the number of the data is continuously counted and the count value is written in the FIFO memory, the count value can be accurately written in the FIFO memory even if the number of data becomes larger than the maximum count number of the counter. . In particular,
In the case of claim 5, since the count data is written continuously without writing the image data in the middle, the memory can be used more effectively.
【００８２】更に，本発明に係るバッファメモリ装置
（請求項６）によれば，請求項１記載のバッファメモリ
装置において，復元手段が，ＦＩＦＯメモリから読み出
されたデータをラッチする第１のレジスタと，ＦＩＦＯ
メモリから読み出されたカウント値をラッチする第２の
レジスタと，第２のレジスタにカウント値がラッチされ
た場合に第１のレジスタから出力されるデータの数をカ
ウントする出力データ数カウンタと，第２のレジスタに
ラッチされたカウント値と出力データ数カウンタの値と
を比較する比較器と，第１のレジスタ，第２のレジス
タ，出力データ数カウンタ及び比較器の動作を制御する
と共に，カウント値と出力データ数カウンタの値とが等
しくなるまで第１のレジスタにラッチされたデータを連
続して出力する出力制御手段とからなるため，ＦＩＦＯ
メモリに書き込まれたデータを簡単な回路構成で容易に
元の形に戻して出力することができる。Further, according to the buffer memory device (claim 6) of the present invention, in the buffer memory device according to claim 1, the restoring means latches the data read from the FIFO memory. And the FIFO
A second register for latching the count value read from the memory; an output data number counter for counting the number of data output from the first register when the count value is latched by the second register; A comparator for comparing the count value latched in the second register with the value of the output data number counter, and controlling the operation of the first register, the second register, the output data number counter and the comparator, and counting The FIFO comprises an output control means for continuously outputting the data latched in the first register until the value and the value of the output data number counter become equal.
The data written in the memory can be easily returned to the original form and output with a simple circuit configuration.
【図１】本発明の実施の形態に係るバッファメモリ装置
の概略構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a buffer memory device according to an embodiment of the present invention.
【図２】本発明の実施の形態に係るバッファメモリ装置
の動作を説明するための説明図である。FIG. 2 is an explanatory diagram illustrating an operation of the buffer memory device according to the embodiment of the present invention.
【図３】本発明の実施の形態に係るバッファメモリ装置
を構成する書込部の概略構成を示すブロック図である。FIG. 3 is a block diagram showing a schematic configuration of a writing unit configuring the buffer memory device according to the embodiment of the present invention.
【図４】本発明の実施の形態に係るバッファメモリ装置
を構成する書込部の動作タイミングを示すタイミングチ
ャートである。FIG. 4 is a timing chart showing an operation timing of a writing unit included in the buffer memory device according to the embodiment of the present invention.
【図５】本発明の実施の形態に係るバッファメモリ装置
の書込部において，カウンタに桁上がりが生じた場合の
制御の一例を説明するための説明図である。FIG. 5 is an explanatory diagram illustrating an example of control when a carry occurs in the counter in the writing unit of the buffer memory device according to the embodiment of the present invention.
【図６】本発明の実施の形態に係るバッファメモリ装置
の書込部において，カウンタに桁上がりが生じた場合の
制御の他の例を説明するための説明図である。FIG. 6 is an explanatory diagram for explaining another example of control when a carry occurs in the counter in the writing unit of the buffer memory device according to the embodiment of the present invention.
【図７】本発明の実施の形態に係るバッファメモリ装置
を構成する読出部の概略構成を示すブロック図である。FIG. 7 is a block diagram showing a schematic configuration of a read unit that constitutes the buffer memory device according to the embodiment of the present invention.
【図８】本発明の実施の形態に係るバッファメモリ装置
を構成する読出部の動作タイミングを示すタイミングチ
ャートである。FIG. 8 is a timing chart showing an operation timing of a reading unit included in the buffer memory device according to the embodiment of the present invention.
【符号の説明】 １０ 書込部 １１ ＦＩＦＯメモリ １２ 読出部 １３，１４ レジスタ １５ 比較器 １６ カウンタ １７ マルチプレクサ １８ コントローラ １９ 画像データレジスタ ２０ カウントデータレジスタ ２１ カウンタ ２２ 比較器 ２３ コントローラ[Explanation of reference numerals] 10 write unit 11 FIFO memory 12 read unit 13, 14 register 15 comparator 16 counter 17 multiplexer 18 controller 19 image data register 20 count data register 21 counter 22 comparator 23 controller
Claims (6)
タを一時保持するバッファメモリ装置において，パリテ
ィ用ビットを有したＦＩＦＯメモリと，前記転送データ
を前記ＦＩＦＯメモリに書き込む際に，直前のアドレス
に書き込まれた前回の転送データと今回の転送データと
を比較し，前回の転送データと今回の転送データとが異
なる場合には，前記今回の転送データを前記ＦＩＦＯメ
モリに書き込むと共に，対応するアドレスのパリティ用
ビットに，書き込んだデータが転送データであることを
示す第１の判別データを書き込み，前回の転送データと
今回の転送データとが同一の場合には，同一のデータが
何個連続しているかをカウントしたカウント値をＦＩＦ
Ｏメモリに書き込むと共に，対応するアドレスのパリテ
ィ用ビットに，書き込んだデータが前記カウント値であ
ることを示す第２の判別データを書き込む書込手段と，
前記ＦＩＦＯメモリから転送データを読み出す際に，前
記第１の判別データ，第２の判別データおよびカウント
値に基づいて，書き込まれているデータを元の転送デー
タの形に復元する復元手段と，を備えたことを特徴とす
るバッファメモリ装置。1. A buffer memory device for temporarily holding transfer data when transferring data between devices, and a FIFO memory having a parity bit and an immediately preceding address when writing the transfer data to the FIFO memory. If the previous transfer data and the current transfer data are different from each other, the current transfer data is written in the FIFO memory and the corresponding address is written. The first determination data indicating that the written data is the transfer data is written to the parity bit of, and when the previous transfer data and the current transfer data are the same, how many consecutive pieces of the same data are consecutive. The count value that counts whether
Writing means for writing the second determination data indicating that the written data is the count value to the parity bit of the corresponding address while writing to the O memory;
Restoring means for restoring the written data to the original transfer data form based on the first determination data, the second determination data and the count value when the transfer data is read from the FIFO memory. A buffer memory device provided with.
いて，前記書込手段が，前記転送データを交互にラッチ
する２つのレジスタと，前記２つのレジスタにラッチさ
れたデータを比較する比較器と，前記比較器の比較結果
に基づいて前記２つのレジスタにラッチされたデータが
同一の場合をカウントするカウンタと，前記２つレジス
タにラッチされたデータ及び前記カウンタのカウント値
のいずれか１つを選択して前記ＦＩＦＯメモリに出力す
る選択手段と，前記２つのレジスタ，比較器，カウンタ
及び選択手段の動作を制御すると共に，前記比較器の比
較結果に基づいて前記パリティ用ビットに第１または第
２の判別データを書き込む書込制御手段とからなること
を特徴とするバッファメモリ装置。2. The buffer memory device according to claim 1, wherein the writing means includes two registers for alternately latching the transfer data, and a comparator for comparing the data latched in the two registers. A counter that counts when the data latched in the two registers is the same based on the comparison result of the comparator, and one of the data latched in the two registers and the count value of the counter is selected. Controlling the operation of the selecting means for outputting to the FIFO memory and the two registers, the comparator, the counter and the selecting means, and based on the comparison result of the comparator, the first or second parity bit is set. And a write control means for writing the determination data of 1. in the buffer memory device.
いて，前記カウンタのビット幅が前記転送データのデー
タ幅と同一であることを特徴とするバッファメモリ装
置。3. The buffer memory device according to claim 2, wherein the bit width of the counter is the same as the data width of the transfer data.
いて，前記書込手段は，前記カウンタが桁上がりを生じ
た場合，そのときのカウント値を前記ＦＩＦＯメモリに
書き込み，再び前記カウントしたデータを前記ＦＩＦＯ
メモリに書き込んだ後，続けて当該データの数をカウン
トすることを特徴とするバッファメモリ装置。4. The buffer memory device according to claim 2, wherein when the counter has a carry, the writing means writes the count value at that time into the FIFO memory, and again the counted data. FIFO
A buffer memory device characterized by continuously counting the number of data after writing to the memory.
いて，前記書込手段は，前記カウンタが桁上がりを生じ
た場合，そのときのカウント値を前記ＦＩＦＯメモリに
書き込んだ後，続けて当該データの数をカウントして前
記ＦＩＦＯメモリにカウント値を書き込むことを特徴と
するバッファメモリ装置。5. The buffer memory device according to claim 2, wherein, when the counter has a carry, the writing means writes the count value at that time into the FIFO memory and then continuously writes the data. A buffer memory device, which counts a number and writes a count value to the FIFO memory.
いて，前記復元手段は，前記ＦＩＦＯメモリから読み出
された前記データをラッチする第１のレジスタと，前記
ＦＩＦＯメモリから読み出された前記カウント値をラッ
チする第２のレジスタと，前記第２のレジスタに前記カ
ウント値がラッチされた場合に前記第１のレジスタから
出力されるデータの数をカウントする出力データ数カウ
ンタと，前記第２のレジスタにラッチされた前記カウン
ト値と前記出力データ数カウンタの値とを比較する比較
器と，前記第１のレジスタ，第２のレジスタ，出力デー
タ数カウンタ及び比較器の動作を制御すると共に，前記
カウント値と前記出力データ数カウンタの値とが等しく
なるまで前記第１のレジスタにラッチされたデータを連
続して出力する出力制御手段とからなることを特徴とす
るバッファメモリ装置。6. The buffer memory device according to claim 1, wherein the restoration unit latches the data read from the FIFO memory, and the count value read from the FIFO memory. A second register for latching the data, an output data number counter for counting the number of data output from the first register when the count value is latched in the second register, and the second register A comparator for comparing the count value latched by the counter with the value of the output data number counter, and controlling the operations of the first register, the second register, the output data number counter and the comparator, and An output that continuously outputs the data latched in the first register until the value becomes equal to the value of the output data number counter. A buffer memory device comprising a control means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110593A JPH09274599A (en) | 1996-04-08 | 1996-04-08 | Buffer memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110593A JPH09274599A (en) | 1996-04-08 | 1996-04-08 | Buffer memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09274599A true JPH09274599A (en) | 1997-10-21 |
Family
ID=14539797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8110593A Pending JPH09274599A (en) | 1996-04-08 | 1996-04-08 | Buffer memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09274599A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051492A1 (en) * | 2002-11-29 | 2004-06-17 | Fujitsu Limited | Storage device for compressing the same input value |
| KR100794312B1 (en) * | 2006-12-27 | 2008-01-11 | 삼성전자주식회사 | Memory controller with automatic command processing unit and memory system including the same |
| JP2017035889A (en) * | 2010-07-15 | 2017-02-16 | フジフィルム ディマティックス， インコーポレイテッド | Printing on objects to be printed using rolling buffer |
-
1996
- 1996-04-08 JP JP8110593A patent/JPH09274599A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051492A1 (en) * | 2002-11-29 | 2004-06-17 | Fujitsu Limited | Storage device for compressing the same input value |
| US8019952B2 (en) | 2002-11-29 | 2011-09-13 | Fujitsu Limited | Storage device for storing data while compressing same value input data |
| KR100794312B1 (en) * | 2006-12-27 | 2008-01-11 | 삼성전자주식회사 | Memory controller with automatic command processing unit and memory system including the same |
| US8060669B2 (en) | 2006-12-27 | 2011-11-15 | Samsung Electronics Co., Ltd. | Memory controller with automatic command processing unit and memory system including the same |
| JP2017035889A (en) * | 2010-07-15 | 2017-02-16 | フジフィルム ディマティックス， インコーポレイテッド | Printing on objects to be printed using rolling buffer |
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