JPS6134800A - Reading exclusive-use semiconductor memory device - Google Patents

Abstract

PURPOSE:To enable to need a reading exclusive-use semiconductor memory device which can read before shipment by detecting the value of a control voltage for inspection except an allowable voltage scope and in accordance with this, installing a selection circuit selecting one in cell rows for checking. CONSTITUTION:When the control voltage for inspection is 16V, a base electric current flows at a transistor TRQ12 and TRQ12 becomes on, TRQ2 becomes off and a cell row F1 for checking is not selected. On the other hand, since two constant-voltage diodes and three level shifting diodes are inserted between the base of TRQ13 and a chip select terminal inversion CS, TRQ13 becomes off. Since electric current comes through constant-voltage diodes Z4 and Z5 and a level shifting diode D1 to a TRQ3 base, the TRQ3 becomes on and a cell row F2 for checking is selected. Like this, by using only one chip select terminal inversion CS as a terminal which impresses the control voltage for inspection, one of two cell rows for checking can be freely selected. Thus, when the number of control voltage impression terminals is small, then, inspection can be executed before shipment.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電気的に書込可能な読み出し専用半導体記憶装
置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an electrically writable read-only semiconductor memory device.

（従来の技術） 電気的に書込可能な読出し専用半導体記憶装置（以下Ｆ
ＲＯＭという）は使用する人が、任意の内容を簡単に書
込め、且つ安価であるという特ｉＫよシ広く使用されて
いる。複数の論理集積回路で構成されていた論理回路を
ＬつのＦＲＯＭに置換えるような使い方もされているが
、との場合、規模は小さくても高速性が強く要請されて
いる。(Prior art) Electrically writable read-only semiconductor memory device (hereinafter referred to as F
ROM (ROM) is widely used especially in iK because the user can easily write arbitrary contents and it is inexpensive. It is also being used to replace a logic circuit composed of a plurality of logic integrated circuits with L FROMMs, but in this case, there is a strong demand for high speed even if the scale is small.

第２図は従来のバイポーラＰＩ’（、ＯＭの一例のブロ
ック図である。FIG. 2 is a block diagram of an example of a conventional bipolar PI' (OM).

この例のバイポーラＦＲＯＭは、オープン・ベース・ト
ランジスタをメモリ・セルとした２５６ピ、トウ８出力
のＦＲＯＭである。ただし、第１図において、書込み系
−回路は省略している。The bipolar FROM in this example is a 256-pin, toe-8 output FROM that uses open base transistors as memory cells. However, in FIG. 1, the write system circuit is omitted.

メモリ・セル−アレイ１０１は８行３２列で構成され、
８行の側はＸアドレス入力端子ＡＸＯ，ＡＸｌ。The memory cell array 101 consists of 8 rows and 32 columns.
On the 8th row side are X address input terminals AXO and AXl.

ＡＸ２からの信号で選択される。３２列の側は、８出力
に分れているので１出力分の４列がＹアドレス入力端子
ＡＹｏ、ＡＹＩからの信号で選択される。コレで選ばれ
たメモリセルの信号は、出力端子０□〜０８に現われる
。チップ・セレクト端子Ｃ８を低レベルとすれば中の状
態に関係なく全出力がオフとなる。It is selected by the signal from AX2. Since the 32nd column side is divided into eight outputs, four columns corresponding to one output are selected by signals from the Y address input terminals AYo and AYI. The signals of the memory cells selected here appear at output terminals 0□-08. When the chip select terminal C8 is set to a low level, all outputs are turned off regardless of the internal state.

アドレス入力から出力までの遅延時間ｔＡＡが最大とな
る経路は、Ｘアドレス側ではＸアドレス端＼　　　　　
　子ＡＸｏ　、ＡＸＩ、ＡＸ２　からインＡ−夕１２３
〜１２５とインバータ１３３〜１３５、更にＸデコーダ
１０６を通り、Ｘドライバーインバータ１４０〜１４７
゜メモリーセル・アレイ　」ＯＬ１更にＹデコーダ」【
【〜ｌ【８．出力インノく一タ【５【〜１５８　ｔｌ−
通って出力端子０１〜０８に達する経路である。即ちイ
ンバータを４回通る。The route with the maximum delay time tAA from address input to output is
Child AXo, AXI, AX2 to InA-Yu 123
125, inverters 133 to 135, and further passes through the X decoder 106 to the X driver inverters 140 to 147.
゜Memory cell array "OL1 and Y decoder" [
[~l[8. Output Inno Kuichita [5 [~158 tl-
This is a route that passes through the output terminals 01 to 08 to reach the output terminals 01 to 08. That is, it passes through the inverter four times.

一方、Ｘアドレス側では、Ｙアドレス端子ＡＹＯ。On the other hand, on the X address side, the Y address terminal AYO.

ＡＹｌからインバータ１２１．１２２とインバータ１３
１　、１３２を通シ、ＹデコーダＩｌｌ〜ｔｔｓ。From AYl to inverter 121, 122 and inverter 13
1, 132 through Y decoders Ill-tts.

出力インバータ［５１〜１５８を通って出方端子０１〜
０８に達する経路で、インバータは３回しか通らない。Output inverter [output terminal 01~ through 51~158
The route to reach 08 passes through the inverter only three times.

従って、遅延時間ｔＡＡはＸアドレス側の方がインバー
タ１段分だけ速い。しかし、このＦＲＯＭ全体としての
遅延時間は遅い方のＸアドレス側の値で決まる。従って
、高速化を計るためにＦｉｘアドレス側をなくし、Ｘア
ドレス側のみとすればよい。このようにするためにはメ
モリーセル・アレイの構成をＬ行×ｎ列（ｎは任意、第
１図の例と同機能とするにはｎ＝２５６）とする。当然
の事ながら、アドレス入力端子はＹアドレスだけで、Ｘ
アドレス端子は無くなシ、メモリ・セル−アレイの「１
行」は通常動作時は常に選ばれた状態である。一方、Ｆ
ＲＯＭのメモリ・セルは出荷前は全セルが未書込みであ
るため、メモリ・セルを書込んだシ読出したりする周辺
回路が正常圧動作する事を出荷前に十分チェックするに
は特別な工夫が必要でおる。Therefore, the delay time tAA is faster on the X address side by one inverter stage. However, the delay time of this FROM as a whole is determined by the value on the slower X address side. Therefore, in order to increase the speed, the Fix address side may be eliminated and only the X address side may be provided. In order to do this, the configuration of the memory cell array is set to L rows and n columns (n is arbitrary; n=256 to achieve the same function as the example of FIG. 1). Naturally, the address input terminal is only the Y address, and the
There is no address terminal.
"row" is always selected during normal operation. On the other hand, F
All ROM memory cells are unwritten before shipping, so special measures must be taken to thoroughly check that the peripheral circuitry that writes and reads the memory cells operates at normal pressure before shipping. It's necessary.

通常、メモリ・セル・アレイを構成するメモリ・セルの
列に平行に２列以上のチェック用セル列を含むチェック
用セル・アレイを設け、検査時に選択的に読出し、正し
く読めるかどうかを検査する。１列では十分な検査はで
きない。メモリ・セル・アレイとチェック用セル・アレ
イの関係は第１図に示されている。８行３２列のメモリ
・セル・アレイ　１０１の行及び列と平行に各々２列の
チェック用セル・アレイ１０２及びｉ０３が設けである
。図中の１０４ｕ２列入っているチェック用セル・プレ
イ　１０２の選択回路で、ｌ、９．［０５は同様に１０
３の選択回路である。このチェック用セル・アレイ　１
０２．１０３は必要な部分の書込みが、製造過程で行な
われている。このチェック用セル・プレイは出荷前等の
検査時に、入出力端子に検査用制御電圧を加えて、選択
的に読出し、デコーダが正常に動作するかをチェックす
る。使用する端子性正規の端子と共用とするので、通常
の使用時に正常動作を妨けないよう、検査用制御電圧は
、正規の論理レベルの許容電圧範囲の外側の一定の電圧
（例えば、バイポーラＴＴＬ−ＦＲＯＭでは例えば【０
■）を使用し、この電圧が加わらない限シチェック用選
択回路１０４及び１０５は働かないようになっている。Usually, a check cell array including two or more check cell columns is provided in parallel to the memory cell columns that make up the memory cell array, and the cells are selectively read out during testing to check whether they can be read correctly. . A single line cannot perform a sufficient inspection. The relationship between the memory cell array and the check cell array is shown in FIG. Two check cell arrays 102 and i03 are provided parallel to the rows and columns of the memory cell array 101 with 8 rows and 32 columns. In the selection circuit of check cell play 102, which contains two columns 104u in the figure, l, 9. [05 is also 10
3 selection circuit. This check cell array 1
For 02.103, the necessary portions were written during the manufacturing process. This check cell play is performed by applying a test control voltage to the input/output terminals and selectively reading the data at the time of testing before shipping, etc., to check whether the decoder operates normally. Since the terminals used are shared with the regular terminals, the test control voltage must be a constant voltage outside the allowable voltage range of the regular logic level (for example, bipolar TTL) so as not to disturb normal operation during normal use. -For example, in FROM
(2) is used, and the check selection circuits 104 and 105 do not work unless this voltage is applied.

第１図に示すＦＲＯＭの場合、検査用制御電圧を端子Ａ
ＹＱに与えるとチェック用セル・アレイ　１０２に入っ
ている２列のうちの片方が選択され、端子ＡＹｌに与え
れば同チェックゆセル列のもの片方が選ばれる。端子Ａ
Ｘ１ならチェック用セル・アレイ　［０３の片方、端子
ＡＸ２なら同セル列のもう片方が選ばれる。この例のよ
うに、従来複数の列を含むチェック用セル・アレイがあ
るＦＲＯＭでは、この列の選択をするにあたシ、ある列
とある特定の端子を一対一に対応させていた。従って、
チェック用セル・アレイが例えば２列ある場合には２個
の入力端子を検査用の制御電圧印加端子とする必要がお
る。但し。In the case of the FROM shown in Figure 1, the test control voltage is connected to terminal A.
When applied to YQ, one of the two columns in the check cell array 102 is selected, and when applied to terminal AYl, one of the two columns in the same check cell array is selected. Terminal A
If it is X1, one side of the check cell array [03 is selected; if it is terminal AX2, the other side of the same cell array is selected. As in this example, in a conventional FROM having a check cell array including a plurality of columns, a column is selected in a one-to-one correspondence with a specific terminal. Therefore,
If the check cell array has two columns, for example, it is necessary to use two input terminals as test control voltage application terminals. however.

例えば第１図のＹデコーダ１目〜１【８が正常動作する
かどうかを検査する場合、Ｙ側のアドレス入力端子ＡＹ
　Ｏｅ　ＡＹｌには正規の論理レベルを入れるので制御
用としてＬ使えない。従って、Ｙデコーダ＋１１〜１１
８の動作と直接関係のないＸ側のアドレス入力端子ＡＸ
ｏ、ＡＸ１．ＡＸ２のどれかを検査の制御用端子として
使う。また、通常のＰＲＵＭＫｌつはあるチップ・セレ
クト端子（第１図では端子Ｃ８）もアドレスとは無関係
であるから使える。すなわち、Ｙデコーダをチェックす
るためのチェック用セル列がｎ列ある場合には、チェツ
ク中セレクト端子、Ｘ側アドレス端子合わせて少なくと
もｎ個必要である。For example, when inspecting whether Y decoders 1 to 1 [8 in Fig. 1 are operating normally, the Y side address input terminal AY
Since a normal logic level is input to Oe AYl, L cannot be used for control. Therefore, Y decoder +11 to 11
Address input terminal AX on the X side, which is not directly related to the operation of 8.
o, AX1. Use one of AX2 as a control terminal for inspection. Further, a certain chip select terminal (terminal C8 in FIG. 1) of the normal PRUMK1 can also be used because it has nothing to do with the address. That is, if there are n check cell columns for checking the Y decoder, at least n check terminals and X-side address terminals are required in total.

しかし、先に述べたような高速性を追及したＦＲＯＭの
場合、メモリ・セル・アレイがＬ行ｎ列（ｎは任意、例
えば２５６）で構成されるため、第１図で言うＸデコー
ダ１０６は無くなシ、従って、Ｘアドレス入力端子もな
くなる。上で述べたようにＹデコーダのチェック用に２
列以上のチェック用セル・アレイを用いる場合、テップ
・セレクト端子、Ｘアドレス入力端子含めて２個以上が
必要であるが、この場合、チップ・セレクト端子りつし
か使えない。従って、選択可能なチェック用セル列ｔ−
２列以上置く事ができない。However, in the case of a FROM that pursues high speed as described above, the memory cell array is composed of L rows and n columns (n is arbitrary, for example, 256), so the X decoder 106 in FIG. Therefore, the X address input terminal also disappears. 2 for checking the Y decoder as mentioned above.
When using a check cell array with more than one column, two or more are required including the tip select terminal and the X address input terminal, but in this case, only one chip select terminal can be used. Therefore, selectable check cell string t-
Cannot be placed in more than 2 rows.

（発明が解決しようとする問題点） 以上述べたように、従来技術では、高速性を追及してメ
モリ・セル・プレイの行又は列を１行又は１列としたＦ
ＲＯＭでは、選択可能なチェック用セル列全２行以上設
ける事ができないので、出荷前に十分なデコーダの検査
ができないという問題があった。(Problems to be Solved by the Invention) As described above, in the prior art, in pursuit of high speed, the F
In a ROM, since it is not possible to provide two or more selectable check cell columns, there is a problem in that the decoder cannot be sufficiently inspected before shipping.

本発明の目的は、上記の問題を解決し、高速で且つ、出
荷前に正常に動作するかを十分にチェックできる書込み
可能な読出し専用半導体記憶装置を提供する事にある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and provide a writable read-only semiconductor memory device that can be operated at high speed and that can be thoroughly checked for normal operation before shipping.

（問題点を解決するための手段） 本発明の読出し専用半導体記憶装置は、電気的に書込み
可能な素子を一単位とするメモリ・セルを行列に配置し
て成るメモリ・セルφアレイと、該メモリ・セル・アレ
イの行または列方向に平行に必要な部分が既に書込まれ
たチェック用セル列を複数個含んで構成されるチェック
用セル・アレイと、書込み、読出し、検査時にそれぞれ
必要とする周辺回路と、該周辺回路に接続する複数個の
入力、出力用の端子とを含んで構成される読出し専用半
導体記憶装置において、前記入力、出力用端子のうちの
少くとも一つに接続し、該接続された端子に印加され、
かつ論理レベルとして許容される電圧範囲以外の一定範
囲の検査用制御電圧の値を検出し、この値に応じて前記
複数個のチェック用セル列のうちの任意の一つを選択す
るチェック用セル列選択回路を設けることにより構成さ
れる。(Means for Solving the Problems) A read-only semiconductor memory device of the present invention includes a memory cell φ array in which memory cells each having an electrically writable element as one unit are arranged in a matrix, and A check cell array consists of a plurality of check cell columns in which necessary parts are already written parallel to the row or column direction of the memory cell array, and a check cell array that includes a plurality of check cell columns in which necessary parts are already written in parallel to the row or column direction of the memory cell array, and In a read-only semiconductor memory device comprising a peripheral circuit and a plurality of input and output terminals connected to the peripheral circuit, , applied to the connected terminal,
and a check cell that detects a value of a test control voltage in a certain range other than the voltage range allowed as a logic level, and selects any one of the plurality of check cell strings according to this value. It is constructed by providing a column selection circuit.

本発明は、メモリーセル・アレイは、その行か列の片方
の数が−行か一列である読出し専用半導体記憶装置にお
いて、特に有効である。The present invention is particularly effective in a read-only semiconductor memory device in which a memory cell array has one row and one row.

（実施例） 次に実施例について図面を用いて説明する。(Example) Next, examples will be described using the drawings.

第２図は本発明の一実施例の回路図である。FIG. 2 is a circuit diagram of one embodiment of the present invention.

この実施例では、メモリーセル争アレイ２０」は」行２
５６列であシ、行と平行にチェック用セル列Ｆ１とＦ２
の２列を含むチェック用セル・アレイ２０３があシ、他
にＹデコーダ２目〜２１８やインバータ２２１〜２２６
，２３１〜２３６，２５１〜２５８等の周辺回路と複数
の入力・出力用の端子。In this embodiment, memory cell array 20 has row 2
56 columns, check cell columns F1 and F2 parallel to the rows
There is a check cell array 203 including two columns of
, 231-236, 251-258, etc. and a plurality of input/output terminals.

ＡＹｏ、ＡＹ５，０．〜ｏ８．Ｃ８がある。書込系の回
路は省略しである。チップ・セレクト端子Ｃ８が検査用
制御電圧の入力端子を兼ね、この端子に本発明のチェッ
ク用セル列選択回路に１がつながっている。チップ争セ
レクト端子Ｃ８には他に検査時にこのＦＲＯＭを活性（
読出しが行なえる状態）にするための検査時活性化回路
に２もつ々がっている。図中、Ｑｈ（ｈ＝ｒ〜３．目ｌ
〜【４）はトランジスタであシ、ペース・エミッタ間電
圧が０７Ｖ以上でオンする。Ｄｋ（ｋ＝１，２１〜２４
）はレベル・シフト−ダイオードで−°りにつき０．７
Ｖレベル・シフトする。Ｚｚ（ｔ＝１〜８）は定電圧ダ
イオードであシ、７■以上でオンする（電流を流す）。AYo,AY5,0. ~o8. There is C8. The writing circuit is omitted. The chip select terminal C8 also serves as an input terminal for the test control voltage, and 1 is connected to this terminal to the check cell column selection circuit of the present invention. The chip select terminal C8 is also used to activate this FROM during inspection.
The two are connected to a test activation circuit for setting the data in a readable state. In the figure, Qh (h=r~3.l
~[4] is a transistor and turns on when the voltage between the pace and the emitter is 07V or more. Dk (k=1, 21~24
) is level shift - diode - 0.7 per degree
V level shift. Zz (t=1 to 8) is a constant voltage diode, which turns on (current flows) at 7 or more.

Ｃｍ（ｍ＝０〜２５５）はメモリ・セルで１．８ｎ　（
ｒｌ”１０００〜１２５５　、２０００〜２２５５　）
はチェック用セルアレイ中のセルで、検査に都合が良い
ように書込まれている。Cm (m=0~255) is 1.8n (
rl"1000~1255, 2000~2255)
is a cell in the check cell array, and is written to be convenient for inspection.

次に、このＦＲＯＭの動作全説明する。この例では、論
理レベルとしてＴＴＬレベルを用いているので高レベル
は３Ｖ付近、低レベルは０■付近である。Next, the entire operation of this FROM will be explained. In this example, since the TTL level is used as the logic level, the high level is around 3V and the low level is around 0.

通常の論理レベルの動作時には、チップ・セレクト端子
Ｃ８ＫはＯｖ〜３ｖの電圧しかかからないので、これに
つながる定電圧ダイオードはすべてオンできず、従って
、インバータ２２０の出力はチップ・セレクト端子Ｃ８
が□ｖなら高レベル（ＦＲＯＭは活性化）、３■なら低
レベル（ＦＲＯＭは不活性化）となる。この時メモリ・
セルＣｏ〜Ｃ２５５につながるトランジスタＱｌは、ト
ランジスタＱｌｌがオフしているため、オン状態でアシ
、メモリ・セルの読出しができる状態となっている。During normal logic level operation, only a voltage of Ov to 3V is applied to the chip select terminal C8K, so all the constant voltage diodes connected to it cannot be turned on, and therefore the output of the inverter 220 is transferred to the chip select terminal C8.
If it is □v, it is a high level (FROM is activated), and if it is 3■, it is a low level (FROM is inactivated). At this time, memory
Since the transistor Qll connected to the cells Co to C255 is turned off, the transistor Ql is in an on state so that the memory cell can be read.

チェック用セル列Ｆｌ、Ｆ２につながるトランジスタＱ
２．Ｑ３は、ベース電流が来ないため共にオフしておシ
、チｘｙり用セル５１０００−８１２５５　。Transistor Q connected to check cell rows Fl and F2
2. Since the base current does not come to Q3, both are turned off.Chixy cell 51000-81255.

８　ｚｏｏｏ　＝　８２２５５は読出せない状態となっ
ている。8 zoooo = 82255 is in a state where it cannot be read.

検査をするためにはチップ・セレクト端子Ｃ８に９■以
上の検査用制御電圧をかける。インバータ２２０の出力
は定電圧ダイオードｚ８がオンし、トランジスタＱ１４
がオンするため、論理高レベルとなシ、このＦＲＯＭは
活性化される。また、トランジスタＱｌｌがオンするた
めトランジスタＱ１がオフし、正規のメモリセル（Ｃｏ
　−０２５５）は読めなくなる。代Ｆ）Ｋいずれかのチ
ェック用セル列が選ばれ、読めるようになる。チップ・
セレクト端子Ｃ−８にかかる検査用制御電圧が９■なら
、この端子からトランジスタＱ１２のペースまでの間に
定電圧ダイオード１つとレベルシフトダイオード３つが
入るためトランジスタＱ１２はオンせず（９Ｖ−７Ｖ−
０，７Ｖｘ３（０，７Ｖ）、定電圧タイオートｚ２はオ
ンするため、トランジスタＱ２にはペース電流が流れオ
ンし、チェック用セル列ＦＬが読める状態になる。トラ
ンジスタＱ３のベースとチップセレクト端子Ｃ８の間に
は定電圧ダイオードが２つ入っているため、オンはでき
ず、チェック用セル列Ｆ２は読めない。すなわち、チェ
ック用セル列Ｆ」が選択された状態となる。検査用制御
電圧を１６Ｖにすると、今度はトランジスタＱ１２にペ
ース電流が流れ、オンするためトランジスタＱ２はオフ
し、チェック用セル列ＰＬは非選択となる。In order to perform a test, a control voltage for testing of 9.times. or more is applied to the chip select terminal C8. The output of the inverter 220 is turned on by the constant voltage diode z8, and the transistor Q14
is turned on, and this FROM is activated with a logic high level. Also, since the transistor Qll is turned on, the transistor Q1 is turned off, and the normal memory cell (Co
-0255) becomes unreadable. One of the check cell columns (F)K is selected and becomes readable. Chip/
If the test control voltage applied to the select terminal C-8 is 9■, one constant voltage diode and three level shift diodes are inserted between this terminal and the pace of the transistor Q12, so the transistor Q12 is not turned on (9V-7V-
0.7Vx3 (0.7V), the constant voltage tie auto z2 is turned on, so a pace current flows through the transistor Q2, turning it on, and the check cell column FL becomes ready to be read. Since there are two constant voltage diodes between the base of the transistor Q3 and the chip select terminal C8, they cannot be turned on and the check cell column F2 cannot be read. In other words, the "check cell column F" is selected. When the test control voltage is set to 16V, a pace current flows through the transistor Q12 and turns it on, so that the transistor Q2 is turned off and the check cell column PL becomes non-selected.

一方、トランジスタＱ１３のベースとチップ・セレクト
端子Ｃ８との間には定電圧ダイオード２つとレベル・７
フトーダイオード３つが入っているため、トランジスタ
Ｑ１３はオフで（１６Ｖ−７ｖｘ２−０．７Ｖｘ３＜０
．７Ｖ）、トランジスタＱ３のペースには定電圧ダイオ
ードｚ４ｍ”５及びレベル・シフト・ダイオードＤ１を
通って電流が来るためトランジスタＱ３はオンしチェッ
ク用セル列Ｆ２が選択される。このように、検査用制御
電圧を印加する端子として、チップのセレクト端子Ｃ８
１つのみを使って、２列あるチェック用セル列の任意の
１つを選択できた。このような選択をするためには従来
技術では、検査用制御電圧を印加する端子の数が２つ必
要であるが本発明により１つにできた。この実施例で用
いたチェック用セル列選択回路は、３つ以上のチェック
用セル列の選択ができるように容易に拡張できる。On the other hand, between the base of transistor Q13 and chip select terminal C8, there are two constant voltage diodes and a level 7
Since there are three foot diodes, transistor Q13 is off (16V-7vx2-0.7Vx3<0
．． 7V), current flows through the constant voltage diode z4m''5 and level shift diode D1 to the pace of transistor Q3, so transistor Q3 is turned on and check cell column F2 is selected. The select terminal C8 of the chip is used as a terminal to which a control voltage is applied.
Using only one, you could select any one of the two check cell columns. In order to make such a selection, the number of terminals to which the inspection control voltage is applied is required to be two in the prior art, but the number can be reduced to one according to the present invention. The check cell column selection circuit used in this embodiment can be easily expanded to select three or more check cell columns.

尚、本実施例では１行２５６列構成のものについて述べ
たが、この構成でなくても、検査用制御電圧を印加する
端子の数ヶ少なくする必要がある時にも本発明は適用さ
れる。Although this embodiment has been described with a configuration of 1 row and 256 columns, the present invention can also be applied to cases where it is necessary to reduce the number of terminals to which test control voltages are applied.

（発明の効果） 以上述べたように、本発明によれば、例えば高速化のた
めに検査用制御電圧を印加できる端子の数が極端に少な
くなった場合にも、十分に出荷前の検査ができる読出し
専用半導体記憶装置を得る事ができる。(Effects of the Invention) As described above, according to the present invention, even if the number of terminals to which test control voltages can be applied is extremely reduced due to speeding up, for example, pre-shipment testing can be carried out sufficiently. It is possible to obtain a read-only semiconductor memory device that can perform the following steps.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のブロック図、第２図は従来
のＦＲＯＭの一例のブロック図である。 １０１・・・・・・メモリ・セル・アレ’ｆ、１０２，
１０３・・・・・・チェック用セル・プレイ、１０４，
１０５・・・・・・チェック用セル・アレイの選択回路
、１０６・・・・・・Ｘデコーダ、」【１〜」１８・・
・・・・Ｘデコーダ、１２０〜１２５，１３１〜１３５
．１４０〜１４９・・・・・・インバータ、１５１〜１
５８・・・・・・出力用インバータ、２０１・・・・・
・メモリ・セル・アレイ、２０３・・・・・・チェック
用セル・アレイ、２１」〜２１８・・・・・・Ｘデコー
ダ、２２０〜２２６．２３１〜２３６・・・・・・イン
バータ、２５１〜２５８・・・・・・出力用インバータ
、ＡＸｏ〜ＡＸ２・・・・・・Ｘアドレス入力端子、Ａ
Ｙｏ−ＡＹ５・・・・・・Ｙアドレス入力端子、ＣＯ”
　”　２５５・・・・・・メモリセル、Ｃ８・・・・・
・チップ・セレクト端子、Ｄｌ、Ｄ２１〜Ｄ２４・・・
・・・レベル−７７１・ダイオード、Ｆｌ。 Ｆ２・・・・・・チェック用セル列、Ｋｌ・・・・・・
チェック用セル列選択回路、Ｋ２・・・・・・検査時活
性化回路％Ｑ１〜Ｑ３及びＱｌｌゞＱ１４°°°°°゛
トランジスタ％　　８１０００〜５１２５５１Ｓ２００
０〜５２２５５°−−−−−−ｙ−ニック用セルｓ　Ｚ
ｔ〜Ｚ８・・・・・・定電圧ダイオード。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of an example of a conventional FROM. 101...Memory cell array'f, 102,
103...Cell play for checking, 104,
105... Check cell array selection circuit, 106... X decoder, ``[1~'' 18...
...X decoder, 120-125, 131-135
．． 140-149...Inverter, 151-1
58... Output inverter, 201...
・Memory cell array, 203... Check cell array, 21" to 218... X decoder, 220 to 226. 231 to 236... Inverter, 251 to 258...Output inverter, AXo to AX2...X address input terminal, A
Yo-AY5...Y address input terminal, CO"
"255...Memory cell, C8...
・Chip select terminal, Dl, D21-D24...
...Level-771 diode, Fl. F2...Check cell column, Kl...
Checking cell column selection circuit, K2...Activation circuit during inspection %Q1-Q3 and QlliQ14°°°°°゛Transistor% 81000-512551S200
0~52255°---Y-nick cell s Z
t~Z8... Constant voltage diode.

Claims (1)

【特許請求の範囲】[Claims] 　電気的に書込み可能な素子を一単位とするメモリ・セ
ルを行列に配置して成るメモリ・セル・アレイと、該メ
モリ・セル・アレイの行または列方向に平行に必要な部
分が既に書込まれたチェック用セル列を複数個含んで構
成されるチェック用セル・アレイと、書込み、読出し、
検査時にそれぞれ必要とする周辺回路と、該周辺回路に
接続する複数個の入力、出力用の端子とを含んで構成さ
れる読出し専用半導体記憶装置において、前記入力、出
力用端子のうちの少くとも一つに接続し、該接続された
端子に印加され、かつ論理レベルとして許容される電圧
範囲以外の一定範囲の検査用制御電圧の値を検出し、こ
の値に応じて前記複数個のチェック用セル列のうちの任
意の一つを選択するチェック用セル列選択回路を設けた
ことを特徴とする読出し専用半導体記憶装置。A memory cell array consisting of memory cells each having an electrically writable element arranged in rows and columns, and a necessary portion of the memory cell array parallel to the row or column direction that has already been programmed. A check cell array including a plurality of checked cell columns, and a write, read,
In a read-only semiconductor memory device that includes peripheral circuits each required during inspection and a plurality of input and output terminals connected to the peripheral circuits, at least one of the input and output terminals is The control voltage for checking is applied to the connected terminal and detects the value of the test control voltage in a certain range other than the voltage range allowed as a logic level, and according to this value, the control voltage for checking is applied to the connected terminal. A read-only semiconductor memory device comprising a check cell column selection circuit for selecting any one of the cell columns.