JPS6133058A - 受信バツフア制御方式 - Google Patents
受信バツフア制御方式Info
- Publication number
- JPS6133058A JPS6133058A JP15395984A JP15395984A JPS6133058A JP S6133058 A JPS6133058 A JP S6133058A JP 15395984 A JP15395984 A JP 15395984A JP 15395984 A JP15395984 A JP 15395984A JP S6133058 A JPS6133058 A JP S6133058A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- reception
- block
- stored
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/02—Details not particular to receiver or transmitter
- H04L13/08—Intermediate storage means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフレーム単位のデータ伝送を行うデータ伝送装
置における受信バッファの制御方式に関するものである
。
置における受信バッファの制御方式に関するものである
。
従来の複数の受信バッファを持つデータ伝送装置におい
ては、その中のあるバッファに受信フレームを１フレー
ム格納したとき、残りのバッファが空でないなら、バッ
ファに格納されたデータの処理が終るまで、データの受
信が不可能であった。
ては、その中のあるバッファに受信フレームを１フレー
ム格納したとき、残りのバッファが空でないなら、バッ
ファに格納されたデータの処理が終るまで、データの受
信が不可能であった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、受信不可能な状態がｓｔｂ起ら
ない受信バッファ制御方式を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、受信不可能な状態がｓｔｂ起ら
ない受信バッファ制御方式を提供することにある。
このような目的を達成するため、本発明は、複数の受信
フレームをそれぞれ格納する複数のバッファブロックと
、この複数のバッファブロックのいずれかに受信フレー
ムを格納後、残りのバッファブロックのいずれかが空の
場合にはその空のバッファブロックに次に受信されたフ
レームを格納するよう制御を切り換え、残少のバツファ
ブロツりのいずれも空でない場合には前記切り換え動作
を行なわずに同じバッファブロックに受信フレームを格
納し続けるよう制御を行なう手段とを備えてなるように
したものである。
フレームをそれぞれ格納する複数のバッファブロックと
、この複数のバッファブロックのいずれかに受信フレー
ムを格納後、残りのバッファブロックのいずれかが空の
場合にはその空のバッファブロックに次に受信されたフ
レームを格納するよう制御を切り換え、残少のバツファ
ブロツりのいずれも空でない場合には前記切り換え動作
を行なわずに同じバッファブロックに受信フレームを格
納し続けるよう制御を行なう手段とを備えてなるように
したものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による受信バッファ制御方式を実施した
データ伝送装置の例を示すブロック図で、バッファブロ
ックが２つの場合の実施例を示すものである。
データ伝送装置の例を示すブロック図で、バッファブロ
ックが２つの場合の実施例を示すものである。
図において、鎖線で凹んだ部分１はフレーム単位のデー
タ伝送を行うデータ伝送装置で、このデータ伝送装置１
は、受信フレームＡを受信する受信回路２と、この受信
回路２からの受信フレームをそれぞれ格納する第１およ
び第２の受信バッファブロック３，４と、この第１およ
び第２のバッファブロック３，４のフレーム格納制御を
行うバッファ制御回路５と、上記第１および第２の受信
バッファブロック３，４にそれぞれ付随しそれぞれ受信
７１／−ム数を計数する第１および第２の受信フレーム
数カウンタ６．７と、第１および第２の受信バッファブ
ロック３，４の各出力と上位装置ＵＰＥからの出力を入
力としバッファ制御回路５と第１および第２の受信バッ
ファブロック３，４をそれぞれ制御する制御回路８およ
びこの制御回路８によって制御され送信フレームＢを送
信する送信回路９によって構成されている。
タ伝送を行うデータ伝送装置で、このデータ伝送装置１
は、受信フレームＡを受信する受信回路２と、この受信
回路２からの受信フレームをそれぞれ格納する第１およ
び第２の受信バッファブロック３，４と、この第１およ
び第２のバッファブロック３，４のフレーム格納制御を
行うバッファ制御回路５と、上記第１および第２の受信
バッファブロック３，４にそれぞれ付随しそれぞれ受信
７１／−ム数を計数する第１および第２の受信フレーム
数カウンタ６．７と、第１および第２の受信バッファブ
ロック３，４の各出力と上位装置ＵＰＥからの出力を入
力としバッファ制御回路５と第１および第２の受信バッ
ファブロック３，４をそれぞれ制御する制御回路８およ
びこの制御回路８によって制御され送信フレームＢを送
信する送信回路９によって構成されている。
そして、（ａ）および（ｂ）は第１および第２の受信フ
レーム数カウンタ７．６からそれぞれバッファ制御回路
５に送出される第１および第２のバッファブロック満杯
信号を示したものであ！？、（Ｃ）および（ｄ）は制御
回路８から第１の受信バッファブロック３とバッファ制
御回路５および第２の受信バッファブロック４とバッフ
ァ制御回路５にそれぞれ送出される第１および第２のバ
ッファリセット信号、（ｅ）は受信回路２からバッファ
制御回路５と受信回路２から第１および第２の受信フレ
ーム数カウンタ６．７にそれぞれ送出される受信終了パ
ルス、（ｆ）および優）はバッファ制御回路５から第１
および第２の受信バッファブロック３，４にそれぞれ送
出される第１および第２のバッファイネーブル信号を示
したものである。
レーム数カウンタ７．６からそれぞれバッファ制御回路
５に送出される第１および第２のバッファブロック満杯
信号を示したものであ！？、（Ｃ）および（ｄ）は制御
回路８から第１の受信バッファブロック３とバッファ制
御回路５および第２の受信バッファブロック４とバッフ
ァ制御回路５にそれぞれ送出される第１および第２のバ
ッファリセット信号、（ｅ）は受信回路２からバッファ
制御回路５と受信回路２から第１および第２の受信フレ
ーム数カウンタ６．７にそれぞれ送出される受信終了パ
ルス、（ｆ）および優）はバッファ制御回路５から第１
および第２の受信バッファブロック３，４にそれぞれ送
出される第１および第２のバッファイネーブル信号を示
したものである。
なお、Ｃは上位装置ＵＰＥの割シ込みなどの信号を示す
。
。
つぎにこの第１図に示す実施例における７レーム格納の
動作について説明する。
動作について説明する。
まず、このデータ伝送装置１への受信フレームＡは受信
回路２を通して第１および第２の受信バッファブロック
３．４のうち、空いている何れか一方へ格納される。そ
して、第１および第２の受信バッファブロック３．４の
何れも空いていない場合には、受信が拒否される。そし
て、この第１および第２の受信バッファブロック３，４
への受信フレーム格納制御はバッファ制御回路５からの
第１および第２のバッファイネーブル信号（ｆ）、優）
によってそれぞれ行なわれる。
回路２を通して第１および第２の受信バッファブロック
３．４のうち、空いている何れか一方へ格納される。そ
して、第１および第２の受信バッファブロック３．４の
何れも空いていない場合には、受信が拒否される。そし
て、この第１および第２の受信バッファブロック３，４
への受信フレーム格納制御はバッファ制御回路５からの
第１および第２のバッファイネーブル信号（ｆ）、優）
によってそれぞれ行なわれる。
いｔ仮に、第１のバッファイネーブル信号（ｆ）が立っ
ていて（ｔｒｕｅで）、第１の受信バッファブロック３
に受信フレームが１フレーム格納されたとする０ その時点で、第２の受信バッファブロック４が空いてい
れば、第１のバッファイネーブル信号（ｆ）が落ち（ｆ
ａｌｓｅになシ）、第２のバッファイネーブル信号優）
が立ち、すなわち、ｔｒｕｅになシ、上位装置ＵＰＥに
割シ込みの信号Ｃが入って第１の受信バッファブロック
３に格納された受信フレームの処理が始まる。これと同
時に、もし、次にフレームが来れば、上位位置ＵＰＥの
フレーム処理とは独立に、受信フレームの第２の受信バ
ッファブロック４への格納が行なわれる。
ていて（ｔｒｕｅで）、第１の受信バッファブロック３
に受信フレームが１フレーム格納されたとする０ その時点で、第２の受信バッファブロック４が空いてい
れば、第１のバッファイネーブル信号（ｆ）が落ち（ｆ
ａｌｓｅになシ）、第２のバッファイネーブル信号優）
が立ち、すなわち、ｔｒｕｅになシ、上位装置ＵＰＥに
割シ込みの信号Ｃが入って第１の受信バッファブロック
３に格納された受信フレームの処理が始まる。これと同
時に、もし、次にフレームが来れば、上位位置ＵＰＥの
フレーム処理とは独立に、受信フレームの第２の受信バ
ッファブロック４への格納が行なわれる。
第２図は第１図におけるバッファ制御回路の構成例を示
す回路図で、本発明の一実施例を示すものである。
す回路図で、本発明の一実施例を示すものである。
この第２図において鎖線で囲んだ部分はバッファ制御回
路を示し、第１図と同一符号のものは相当部分を示す。
路を示し、第１図と同一符号のものは相当部分を示す。
５−１はバッファ切換７リツプ７０ツブ、５−２は第１
のバッファビジーフリップフロップ、５−３は第２のバ
ッファビジーフリップフロップで、この第１および第２
のバッファビジーフリップフロップ５−２．５−３の各
に端子は接地されている。
のバッファビジーフリップフロップ、５−３は第２のバ
ッファビジーフリップフロップで、この第１および第２
のバッファビジーフリップフロップ５−２．５−３の各
に端子は接地されている。
そして、５−４ｍは第２のバッファビジーフリップフロ
ップ５−３の反転出力と第１図に示す第１の受信フレー
ム数カウンタ６からの第１のバッファブロック満杯信号
（１）を入力とするオアゲート、５−４ｂは第１のバッ
ファビジーフリップフロップ５−２の反転出力と第１図
に示す第２の受信フレーム数カウンタＴからの第２のバ
ッファブロック満杯信号価）を入力とするオアゲートで
ある。５−５１はバッファ切換フリップ７０ツブ５−１
の非反転出力とオアゲート５−４＆の出力を入力としこ
れら内入力の論理積をとるアンドゲートで、このアンド
ゲート５−５１の出力はバッファ切換７リツプフロツプ
５−１と第１のバッファビジーフリップフロップ５−２
の各Ｊ端子に入力されるように構成されている。５−５
ｂはバッファ切換フリップフロップ５−１の反転出力と
オアゲー）５−４ｂの出力を入力としこれら内入力の論
理積をとるアンドゲートで、このアントゲ−）５−５ｂ
の出力はバッファ切換フリップフロップ５−１のに端子
およびビジーフリップフロップ５−３のＪ端子に入力さ
れるように構成されている。５−５Ｃはバッファ切換フ
リップフロップ５−１の反転出力とナントゲート５−６
の出力を入力としこれら内入力の論理積をとシ第１図に
示す第１の受信バッファブロック３に第１のバッファイ
ネーブル信号（ｆ）を出力するアンドゲート、５−５ａ
はバッファ切換フリップフロップ５−１の非反転出力と
ナントゲート５−６の出力を入力としこれら内入力の論
理積をとシ第１図に示す第２の受信バッファブロック４
に第２のバッファイネーブル信号−）を出力するアンド
ゲートである。
ップ５−３の反転出力と第１図に示す第１の受信フレー
ム数カウンタ６からの第１のバッファブロック満杯信号
（１）を入力とするオアゲート、５−４ｂは第１のバッ
ファビジーフリップフロップ５−２の反転出力と第１図
に示す第２の受信フレーム数カウンタＴからの第２のバ
ッファブロック満杯信号価）を入力とするオアゲートで
ある。５−５１はバッファ切換フリップ７０ツブ５−１
の非反転出力とオアゲート５−４＆の出力を入力としこ
れら内入力の論理積をとるアンドゲートで、このアンド
ゲート５−５１の出力はバッファ切換７リツプフロツプ
５−１と第１のバッファビジーフリップフロップ５−２
の各Ｊ端子に入力されるように構成されている。５−５
ｂはバッファ切換フリップフロップ５−１の反転出力と
オアゲー）５−４ｂの出力を入力としこれら内入力の論
理積をとるアンドゲートで、このアントゲ−）５−５ｂ
の出力はバッファ切換フリップフロップ５−１のに端子
およびビジーフリップフロップ５−３のＪ端子に入力さ
れるように構成されている。５−５Ｃはバッファ切換フ
リップフロップ５−１の反転出力とナントゲート５−６
の出力を入力としこれら内入力の論理積をとシ第１図に
示す第１の受信バッファブロック３に第１のバッファイ
ネーブル信号（ｆ）を出力するアンドゲート、５−５ａ
はバッファ切換フリップフロップ５−１の非反転出力と
ナントゲート５−６の出力を入力としこれら内入力の論
理積をとシ第１図に示す第２の受信バッファブロック４
に第２のバッファイネーブル信号−）を出力するアンド
ゲートである。
そして、ナントゲート５−６は第１および第２のバッフ
ァビジーフリップフロツブ５−２．５−３の各非反転出
力を入力とするよう構成され、ま′ た、第１図に示す
制御回路８からの第１および第２のバッファリセット信
号（ｅ） 、 （ｄ）は第１および第２のバッファビジ
ー７リツプフロツプ５−２．５−３の各リセット端子Ｂ
Ｔにそれぞれ供給され、第１図に示す受信回路２からの
受信終了パルス（・）はバッファ切換フリップフロップ
５−１と第１および第２のバッファビジーフリップフロ
ップ５−２゜５−３の各クロック端子ＣＫにそれぞれ供
給されるように構成されている。
ァビジーフリップフロツブ５−２．５−３の各非反転出
力を入力とするよう構成され、ま′ た、第１図に示す
制御回路８からの第１および第２のバッファリセット信
号（ｅ） 、 （ｄ）は第１および第２のバッファビジ
ー７リツプフロツプ５−２．５−３の各リセット端子Ｂ
Ｔにそれぞれ供給され、第１図に示す受信回路２からの
受信終了パルス（・）はバッファ切換フリップフロップ
５−１と第１および第２のバッファビジーフリップフロ
ップ５−２゜５−３の各クロック端子ＣＫにそれぞれ供
給されるように構成されている。
つぎにこの第２図に示す実施例の動作を第１図を参照し
て説明する。
て説明する。
まず、バッファ切換フリップフロップ５−１と第１およ
び第２のバッファビジー７リツプフロツプ５−２．５−
３の初期状態は、立上シ（ｔｒｕ・）出力子０である。
び第２のバッファビジー７リツプフロツプ５−２．５−
３の初期状態は、立上シ（ｔｒｕ・）出力子０である。
すなわち、第１のバッフブイネーブル信号（ｆ）が立っ
ている。
ている。
そこで、フレームが第１図の受信回路２に受信されると
、第１のバッファブロック３に格納される。そして、受
信回路２から受信終了パルス（・）が出ると、バッファ
切換フリップフロップ５−１および第２のバッファビジ
ー７リツプフ四ツブ５−３がセットされ、第１のバッフ
ァイネーブル信号（ｆ）が落ちて（ｆａｌｓｅになシ）
、第２のバッファイネーブル信号（ｘ）が立ち（ｔｒｗ
になシ）、第１のバッファブロック３がビジー（空でな
い）となる。
、第１のバッファブロック３に格納される。そして、受
信回路２から受信終了パルス（・）が出ると、バッファ
切換フリップフロップ５−１および第２のバッファビジ
ー７リツプフ四ツブ５−３がセットされ、第１のバッフ
ァイネーブル信号（ｆ）が落ちて（ｆａｌｓｅになシ）
、第２のバッファイネーブル信号（ｘ）が立ち（ｔｒｗ
になシ）、第１のバッファブロック３がビジー（空でな
い）となる。
したがって、次にフレームが受信回路２で受信されると
、第２のバッファイネーブル信号（！ｒ）が立っている
（ ｔｒｕ・である）ので、受信フレーノ、は第２のバ
ッファブロック４に格納される。しかし、そこで、受信
回路２から受信終了パルス（ｅ）が出ても、第１のバッ
ファブロック３は先程ビジーに力ったので、バッファ切
換フリップフロップ５−１と第１および第２のバッファ
ビジーフリップフロップ５−２．５−３の状態は変わら
ず、依然として第２のバッファイネーブル信号（ｘ）が
立っている（ｔｒｕｅである）ので、次に受信されたフ
レームも第２の受信バッファブロック４に格納される。
、第２のバッファイネーブル信号（！ｒ）が立っている
（ ｔｒｕ・である）ので、受信フレーノ、は第２のバ
ッファブロック４に格納される。しかし、そこで、受信
回路２から受信終了パルス（ｅ）が出ても、第１のバッ
ファブロック３は先程ビジーに力ったので、バッファ切
換フリップフロップ５−１と第１および第２のバッファ
ビジーフリップフロップ５−２．５−３の状態は変わら
ず、依然として第２のバッファイネーブル信号（ｘ）が
立っている（ｔｒｕｅである）ので、次に受信されたフ
レームも第２の受信バッファブロック４に格納される。
このようにして、第２の受信バッファブロック４に受信
フレームが次々と格納されてこの第２の受信バッファブ
ロック４が満杯になると、第２の受信フレーム数カウン
タＴがそれを検出して、第２のバッファブロック満杯信
号（ｂ）を立てる（ ｔｒｕｅにする）。そして、最後
の受信終了パルス（・）でバッファ切換ツリツブフロッ
プ５−１と第１のパツファピジーフリップフロツプ５−
２が反転し、第２のバッファイネーブル信号（ｘ）も落
ち（ｆａｌｓ・）て、第１および第２のバッファブロッ
ク３，４は共にディスエーブル状態となシ、これ以後フ
レームが受信されても、バッファへの格納が拒否される
。
フレームが次々と格納されてこの第２の受信バッファブ
ロック４が満杯になると、第２の受信フレーム数カウン
タＴがそれを検出して、第２のバッファブロック満杯信
号（ｂ）を立てる（ ｔｒｕｅにする）。そして、最後
の受信終了パルス（・）でバッファ切換ツリツブフロッ
プ５−１と第１のパツファピジーフリップフロツプ５−
２が反転し、第２のバッファイネーブル信号（ｘ）も落
ち（ｆａｌｓ・）て、第１および第２のバッファブロッ
ク３，４は共にディスエーブル状態となシ、これ以後フ
レームが受信されても、バッファへの格納が拒否される
。
なお、第１のバッファビジーフリップフロップ５−２と
第２のバッファビジーフリップフロツブ５−３は、第１
のバッファブロック３．第２のバッファブロック４それ
ぞれに格納されたフレームの上位装置ＵＰＩによる処理
が終わると、それぞれ制御回路８からの第１および第２
のバッファリセット信号（（１） 、 （ｄ）によって
リセットされる。
第２のバッファビジーフリップフロツブ５−３は、第１
のバッファブロック３．第２のバッファブロック４それ
ぞれに格納されたフレームの上位装置ＵＰＩによる処理
が終わると、それぞれ制御回路８からの第１および第２
のバッファリセット信号（（１） 、 （ｄ）によって
リセットされる。
以上、本発明を、バッファブロックが２つの場合を例に
とって説明したが、本発明はこれに限定されるものでは
なく、バッファブロックの数は２つ以上であれば、任意
である。
とって説明したが、本発明はこれに限定されるものでは
なく、バッファブロックの数は２つ以上であれば、任意
である。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることカ＜、複数バッファ個々を、複数の
フレームを格納できるバッファブロックで構成した簡単
な構成によって、受信不可能な状態があまシ起らないデ
ータ伝送装置を実現することができるので、実用上の効
果は極めて犬である。
な手段を用いることカ＜、複数バッファ個々を、複数の
フレームを格納できるバッファブロックで構成した簡単
な構成によって、受信不可能な状態があまシ起らないデ
ータ伝送装置を実現することができるので、実用上の効
果は極めて犬である。
第１図は本発明による受信バッファ制御方式を実施した
データ伝送装置の例を示すブロック図、第２図は第１図
におけるバッファ制御回路の構成例を示す回路図である
。 ２・・拳・受信回路、３，４−・・・受信バッファブロ
ック、５＊拳・・バッファ制御回路、６゜７・・・Ｏ受
信フレーム数カウンタ、８・・・・制御回路。
データ伝送装置の例を示すブロック図、第２図は第１図
におけるバッファ制御回路の構成例を示す回路図である
。 ２・・拳・受信回路、３，４−・・・受信バッファブロ
ック、５＊拳・・バッファ制御回路、６゜７・・・Ｏ受
信フレーム数カウンタ、８・・・・制御回路。
Claims (1)
- フレーム単位のデータ伝送を行うデータ伝送装置におい
て、複数の受信フレームをそれぞれ格納する複数のバッ
ファブロックと、この複数のバッファブロックのいずれ
かに受信フレームを格納後、残りのバッファブロックの
いずれかが空の場合にその空のバッファブロックに次の
受信されたフレームを格納するよう制御を切り換え、残
りのバッファブロックがいずれも空でない場合には前記
切り換え動作を行なわずに同じバッファブロックに受信
フレームを格納し続けるよう制御を行なう手段とを備え
てなることを特徴とする受信バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153959A JP2687324B2 (ja) | 1984-07-26 | 1984-07-26 | 受信バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153959A JP2687324B2 (ja) | 1984-07-26 | 1984-07-26 | 受信バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6133058A true JPS6133058A (ja) | 1986-02-15 |
| JP2687324B2 JP2687324B2 (ja) | 1997-12-08 |
Family
ID=15573809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59153959A Expired - Lifetime JP2687324B2 (ja) | 1984-07-26 | 1984-07-26 | 受信バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687324B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319939A (ja) * | 1986-07-14 | 1988-01-27 | Fujitsu Ltd | 通信制御装置 |
| JPS63269844A (ja) * | 1987-04-28 | 1988-11-08 | Nec Corp | 通信制御処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810945A (ja) * | 1981-07-13 | 1983-01-21 | Sumitomo Heavy Ind Ltd | デ−タ伝送装置 |
| JPS617771A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | イメ−ジデ−タ受信伸張制御方式 |
-
1984
- 1984-07-26 JP JP59153959A patent/JP2687324B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810945A (ja) * | 1981-07-13 | 1983-01-21 | Sumitomo Heavy Ind Ltd | デ−タ伝送装置 |
| JPS617771A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | イメ−ジデ−タ受信伸張制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319939A (ja) * | 1986-07-14 | 1988-01-27 | Fujitsu Ltd | 通信制御装置 |
| JPS63269844A (ja) * | 1987-04-28 | 1988-11-08 | Nec Corp | 通信制御処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687324B2 (ja) | 1997-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4750149A (en) | Programmable FIFO buffer | |
| US4451881A (en) | Data processing system bus for multiple independent users | |
| EP0245996A2 (en) | Method of and switch for switching information | |
| EP0576749A1 (en) | Data pipeline system and data encoding method | |
| US5355397A (en) | Clock start up stabilization for computer systems | |
| US5008880A (en) | Data transmission apparatus | |
| JPS6133058A (ja) | 受信バツフア制御方式 | |
| US4065639A (en) | Synchronous transmission control system | |
| US3453607A (en) | Digital communications system for reducing the number of memory cycles | |
| JPS6133059A (ja) | 受信バツフア制御方式 | |
| JP2881788B2 (ja) | 映像信号切替装置 | |
| KR940008602Y1 (ko) | 디지탈 교환기의 동시 위치 변환 회로 | |
| KR100383130B1 (ko) | 분산 제어 시스템에 사용되는 스위치 소자 | |
| US5479165A (en) | Two-dimensional coding apparatus | |
| JPS6277666A (ja) | バツフア回路 | |
| JP2596654B2 (ja) | 通信網ノード | |
| JPS5897737A (ja) | 割込み検出走査回路 | |
| JP2828995B2 (ja) | データ伝送装置 | |
| JPS62123541A (ja) | 受信デ−タバッファ制御方式 | |
| JPH02201515A (ja) | イニシャルデータリセット制御回路 | |
| JPH023345B2 (ja) | ||
| JPH0424741B2 (ja) | ||
| JPH0620464A (ja) | ファーストインファーストアウトメモリ回路 | |
| JPH05173952A (ja) | データ伝送装置 | |
| JPS63231631A (ja) | 割込処理順位制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |