JPS61296278A - 集積回路テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ、実施例 Ｆｌ、テスト方法の全般的概念（第１図）Ｆ２．テスト
の概念 Ｆ３．擬ランダム・パターン発生器（第２図）Ｆ４．重
みづけ（第３図） Ｆ５．レベル感知走査装置（第６図） Ｆ６．テスト装置の概略（第４図） Ｆ７．ＬＳＳＤのテスト手順（第６図）Ｆ８．重みづけ
のアルゴリズム Ｆ９．重みづけ Ｆ２Ｏ３重み計算のアルゴリズム（第５図）Ｆ１１０診
断テスト Ｇ０発明の効果 Ａ、産業上の利用分野 本発明はテスト方法、具体的には超大規模集積回路のテ
スト方法に関する。

Ｂ、開示の概要 本発明に従い、超大規模集積回路装置、具体的にはレベ
ル感知走査設計（Ｌ　Ｓ　Ｓ　Ｄ）装置のテスト方法が
与えられる。被テスト装置の入力端子の各々に並列に異
なる構成の擬ランダム・パターンの系列を印加し、各出
力端子からの出力応答を並列に収集して、これ等の出力
を組合せてサイン（識別応答）を得る。このサインはす
べての並列出力の系列の予じめ定まった関数である。こ
のテスト・サインを計算機のシミュレーションによって
得られた既知の良好なサインと比較する。入力テスト励
振はさらにテストされる装置の構造の関数として予定の
手順に従って変更され、都合の良い様に２進１もしくは
Ｏの数を変えて入力を重みづける。

Ｃ０従来技術 単一の半導体チップ上に製造した複雑な超大規模集積回
路装置は、個別にアクセスしてテストすることができな
い数千の機能回路素子を含んでｂＸる。内部相互接続が
複雑なためと、その組合せが相互に依存しているために
、装置の完全性のテストは回路の素子の数が増大するに
つれて、次第に時間がかかる様になった。

例えば、半導体チップが５０個の入力を有するものとす
ると、入力の組合せの数は２５　Ｇである。

多くの異なる入カバターンを印加して、出力応答を記録
して、これ等の応答を当然生ずべき応答と比較する事が
出来るが、これは極めて困難な作業であり、現在の製造
テスト方法では不可能である。

上述の様なテストのプロトコルは米国特許第３６１４６
０８号に開示されている。テストに必要なパターンの数
を減少するために、この特許は乱数発生器を使用して、
テスト・パターンを発生している。この方法は装置をテ
ストするのに必要なパターンの数を著しく減少する。乱
数発生器は２進カウンタと違って、かなりの場合、２進
０と１の間の比率が５０％に近い２進語を発生する。そ
の語数は起りうる異なる語の総数よりもはるかに少い。

従って被テスト装置（ＤＵＴ）への各入力はより少ない
数の入カバターンで２進０もしくは２進１を受取る確率
が５０％になる。

テスト時間を減らす第２の方法は被テスト装置（ＤＵＴ
）への入力として重みつきランダム・パターンを使用す
る。この方法は統計的に決められた分だけ２進１もしく
はＯの数が多くなるように発生されるパターンをＤＵＴ
の入力ピンに印加する。その目的はアクセス不能な内部
回路素子に対して最大の効果を与える重みつきテスト・
パターンを印加する事にある。

重みつきランダム・パターン・テスト方法は米国特許第
３７１９８８５号に開示されている。この方法は擬ラン
ダム・パターン発生器を使用して２進語のランダムな系
列を発生している。この２進語は２進から１０進に解読
され、その１０進タツプは、２．３，４．５本等の群に
まとめ、て接続され、解読器から多重出力もしくは重み
づけ出力を発生している。これ等の出力は次に入力を受
取る時に出力を発生するビット変更装置に印加されてい
る。

重みづけランダム・パターン・テスト法の他の説明は１
９７５年７月刊のｒ計算機に関するＩＥＥＥ論文集Ｊ　
　（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏ
ｍｐｕｔｅｒｓ）第Ｃ−２４巻、第７号の第６９５頁以
降のエイチ・ディ・シュヌルマン（Ｈ，Ｄ、Ｓｃｈｎｕ
ｒｍａｎｎ）等の論文「重みづけランダム・テスト・パ
ターン発生器」（Ｔｈｅ　Ｗｅｉｇｈｔｅｄ　Ｒａｎｄ
ｏｍ　Ｔｅ５ｔ−Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｏｒ
）になされている。

テスト可能性を改良する他の方法はチップにテスト専用
の追加の回路接続体を組込む事である。

明らかに、これ等の回路はテストの要望を満足しながら
、最小にしなければならない。それは装置の正規の機能
を行う回路の面積の利用可能性が減るからである。この
組込みテスト可能性を具体化した装置は特公昭５２−２
８６１４号に開示されている。この特許の第７図をその
まま再掲鴫た本願の第６図から明らかなように、装置の
シフトレジスタ部分は外部接続部から直接入力を受取り
、出力を供給するので直接テストのためにアクセス可能
である。これはＬＳＳＤ　（レベル感知走査設計）装置
として知られているが、これは以下に説明する方法によ
ってテストするのに最も適している。

特公昭５２−２５２８７号は上述のＬＳＳＤ装置をテス
トするために特別に設計した方法を開示している。

個々のテストの応答を既知の良好な出力応答と比較する
代りにサイン（識別特性）を使用する方法は米国特許第
３９７６８６４号に開示されている。

従来のテスト方法はその時点での複雑な装置をテストす
るには適しているが、回路の密度の増大によって、テス
ト時間を減少するだけでなく、これ等の装置の機能上の
完全性を保証するより洗練したテスト技法を必要とする
様になった。欠陥のある集積回路は修復出来ないが、少
なく共２．３の故障しがちな素子について装置の故障モ
ードを診断出来、装置の製造時のプロセスを変更して故
障数を最小にする事が出来るならば望ましい事である。

Ｄ１発明が解決しようとする問題点 本発明の目的は複雑な超大規模集積回路装置をテストし
、不合格装置の故障モードを診断する技法を改良する事
にある。

本発明に従って、入力テスト・パターンの源として複数
の擬ランダム・パターン発生器を与え、予じめ決められ
た順序の、テスト・パターンの部分集合（サブセット）
を被テスト装置に印加し、装置の部分集合の出力応答を
記憶及び分析する方法が与えられる。

本発明に従い、被テスト装置の入力として重みづけラン
ダム・パターンを使用する。印加テスト・パターンの重
みは装置の夫々の入力端子上の入力信号によって直接、
間接に影響を受ける内部回路素子の数及び種類の関数で
ある。

本発明に従い、各入力端子に与えられる夫々の重みを計
算するためのアルゴリズムが与えられる。

Ｅ１問題点を解決するための手段 本発明においては、集積回路装置の各入力端子毎に、夫
々異なった系列の擬ランダム・ビット・パターンを発生
する擬ランダム・パターン発生器を設け、出力端子から
発生されるすべての出力応答に基いてテスト・サインを
発生する。このテスト・サインを基準のテスト・サイン
と比較して、良否を判定する。

Ｆ、実施例 Ｆｌ、テスト方法の全般的な概念 第１図は本発明のテスト装置及び方法の全般的な概念を
示す。テストのプロトコルは広範囲の固体装置に対して
一般的であるので各個々の部品番号の装置のためのプロ
トコルの開発は部品番号（Ｐ　Ｎ）論理モデル１０から
出発する。この論理モデルは計算機中に含まれ、各異な
る部品番号の装置の概略を、入力及び出力端子間の内部
機能素子間の相互接続のすべて並びに各機能素子、即ち
シフト・レジスタ・ラッチ、ＡＮＤゲート、ＡＮＤ／反
転ゲート、ＯＲゲート、ＯＲ／反転ゲート等の性質と共
に含んでい−る。

この論理モデル（計算機のソフトウェア形式をなす）は
計算機のセグメント２０（第１図では′“良好な機械の
シミュレーション”と記入されている）に導入される。

このセグメント２ｏはソフトウェアであるランダム・パ
ターン発生器３０によって供給される相継ぐ入力励振の
各ポイントで良好な装置の出力応答をシミュレートする
。セグメント２０からのシミュレート応答は多重入力サ
イン・レジスタ・シミュレータ（ＭＩＳＲＳＩＭ）　２
５中で組合される。この多重入力サイン・レジスタ・シ
ミュレータ２５は良好な機械シミュレータ２０からの入
力応答を相継いで受取り、これから誘導関数を発生する
。特定のＤＵＴ　（被テスト装置）をテストする時には
１発生器３０はテスタ・ハードウェア・ランダム・パタ
ーン発生器４０を条件付けて、シミュレーションに使用
したものと同じパターンをＬＳＳＤ　　ＤＵＴ５０に印
加する。被テスト装置はこれ等のテスト・パターンに応
答して、相継ぐテスト応答を発生する。テスト応答はハ
ードウェアのｔＩｓＲ５５中で処理され、現実のサイン
を発生する。

シミュレーションによって発生した装置２５中の期待良
好サインはテスト中に記憶され、テスタ・サイン比較装
置６ｏ中で比較され、ＤＵＴが故障かどうかを決定する
。故障装置は破棄されるか、診断ルーチン装置７０で検
査をうける。この診断ルーチン装置７０は、論理モデル
１０に基いて、故障ＤＵＴによって発生された出力と似
た出力を発生するのに必要な縮退故障のシミュレーショ
ンを行なう計算機プログラムである。

Ｆ２．テストの概念 テストのプロトコルは複雑な固体装置中の内部の機能回
路素子がＯもしくは１の縮退故障であるかを判定する様
に設計される。テスト速度はすべての回路素子が夫々の
安定な状態を得るのに十分な時間が与えられる様に調節
される。

被テスト装置（ＤＵＴ）及びテスト・プロトコル自体は
厳密な２進論理の予じめ定まった規定に従う。従って、
ＤＵＴの出力応答はテスト・サイクルのすべての時間に
印加入力励振の履歴の関数として前もって予測出来る。

ここで「履歴」なる用語は多くの論理装置が組合せ論理
及び順序論理の両方の関数である出力を発生する事を示
すために選択したものである。

ＣＵＴが複雑なために、その動作を計算機によってシミ
ュレートして、テスト出力を比較する基準データを与え
なくてはならない。基準データの用意は容具なるＤＵＴ
のテストの前に行われる。

この事前シミュレーション中に、各個別の装置の一最適
テスト・プロトコルも決定される。

ここで「最適テスト・プロトコル」は計算機が前もって
どの特定のテスト・パターンを印加しなければならない
かを決定するものと解してはならない。最適テスト・プ
ロトコルはテスト・パターンが何であるにせよ、最も確
定的なテストのために、これをどこで何時特定の装置に
印加しなければならないかを決定する。最適テスト・プ
ロトコるは又各夫々の装置に対して、入力装置のどの入
力端子が２進１及び２進Ｏのどちらを優先的に、どの様
な統計的割合で受取らなければならないかを決定する。

計算機シミュレーションは印加するテスト・パターンの
特定のビット構成を予じめ決めるものではなく、擬乱数
発生の既知の進行を利用して、どの様なパターンが印加
されるか、どの様な出力応答がこれから得られなくては
ならないかが予測出来るものである。

テスト・プロトコルはテスト励振源として擬乱数を使用
する。３２ビツト容量の最大容量の擬乱数発生器は２”
−１個の語を発生し、すべてのその後のサイクルでは同
じ語の系列を繰返す。従ってテストの開始時に発生器が
（すべてＯを除く）所定の一定数に初期設定（プリセッ
ト）されると、サイクル中の任意の乱数のビット構成を
知る事が出来る。時刻Ｏ（プリセット時間）に、ビット
構成は現在値となる。その後の任意の時間のビット構成
はサイクル中の相対位置によって定まる。又計算機のシ
ミュレーションによっても、ノｊターンの構造が決定出
来、サイクル中の位置と相関づけることかできる。パタ
ーンは不変であるがら例えばテーブル索引中に記憶出来
る。

テスタ中で、擬乱数発生器のステッピングと同期してス
テップするカウンタが２”−１のパターンのうちのどれ
を入力励振源として使用するかを選択する。例えば、も
しパターン０−９９を使用するのであれば、これ等のパ
ターンの構成がわかる。擬乱数パターンを、テスト・パ
ターンを発生するための基本として使用するので、例と
してあげた１００個のテスト・パターンは統計的に略５
０対５０の２進１及び０に分かれる。パターンの数を増
すと０及び１の分かれは（２’−２）／２ｎの限界に迄
増大する。

２は２ｎと比較して非常に小さいから、０対１の実効比
は１：１となる。

入力及び出力応答の系列はわかるが、テスト・プロトコ
ルはＤＵＴの応答を各々の入力とは比較しない。これに
代ってテスト・プロトコルは便宜上サインと呼ぶ出力応
答の系列の誘導関数を発生し、これと既知の良好なサイ
ンを比較する。サインは一般に知られている組織化され
た２進プロセツサ中で誘導される３２ビツトの２進数で
ある。

２進プロセツサは一部のＯＵＴ出力を受取り、これに応
答してサインを誘導する。入力励振が知られているので
計算機はこれに対する個々の良好な装置の応答をシミュ
レート出来、任意の入力応答の群に対するサインを誘導
する。

テスタが計算機の発生するサインと一致しないサインを
発生する時は、その装置には欠陥がある。

もしサインが一致すると、装置は悪くない事がわかるが
、必ずしも良好なわけではない。高い確度で装置が良好
であると決定出来るのはすべてのサイン比較で一致が得
られた後である。

共通の故障サインを有する故障装置はおそらく共通の内
部欠陥を有するであろうが、必ずしもそうとは限らない
、従って、装置は最初の故障サインを検出した時に、放
棄されるが、２以上の故障サインが存在するかどうかを
決定するために、いくつかのより多くのテスト・パター
ンでテストを延長する事が故障診断に有用である。

故障診断（７０）のために、装置は故障サインを生じた
パターン群だけで再テストする。診断デス１〜中はサイ
ンは使用しない。それはサイン自体は分析しても故障個
所を探知出来ないからである。

その主な目的は故障もしくは非故障の決定の速度をはや
める事にある。

故障診断を行うためには、各個々の相継ぐ入力励振に対
するＤＵＴの出力応答を記録する。これ等の出力応答を
計算機によって比較して、どの特定のパターンもしくは
複数のパターンが故障を示−したかを決定する。計算機
のシミュレートによって、入カバターンに応答して装置
内の各回路節点の動作を調べて、どの節点が故障を生じ
たかを決定する。

Ｆ３．擬ランダム・パターン発生器 擬ランダム・パターン発生器及び多重入力サイン・レジ
スタ（Ｍ　Ｉ　Ｓ　Ｒ）のすべては第２図に示した３２
ビツトの線形フィードバック・シフトレジスタ（ＬＦＳ
Ｒ）１００を使用する。

各２進フイードバツク・シフトレジスタは３２個のシフ
トレジスタ段１００−０乃至１００−３１より成り、各
段は共通のＡ及び共通のＢクロック線（図示されず）に
接続されている。クロック線は交互にパルスを受けて、
各２進ビツトを次の後続段にシフトする。

擬ランダム・パターンを発生するために、最後の段１０
０−３１の出力は排他的○Ｒアゲート０１−３，１０１
−５，１０１−６，１０１−９゜１０１−１１．１０１
−１２，１０１−１４，１０１−１５，１０１−１６，
１０１−１７，１０１−１８，１０１−２１．１０１−
２３．１０１−２５及び１０１−２６中で組合せてフィ
ードバックされる。これ等のフィードバックのタップは
多くのフィードバック組合せのうちの一部にすぎないが
、これ等があるために、各３２ビツトの２３２−１個の
擬ランダム・パターンの完全な系列を各動作サイクル中
に繰返し発生する事が出来る。

番号１０１が付された排他的ＯＲゲートの各々は段１０
０−３１の出力が２進１である時に、先行する夫々の段
の出力の符号を反転する。

テスタ中に使用する擬−乱数発生器の各々は異なるフィ
ードバックのタップの組を有し、従って各発生器は異な
る系列の乱数を発生する。すべての発生器は完全な乱数
の組を発生する。各ＬＦＳＲは最初Ｏ以外の異なる所定
の「種（ｓｅｅｄ）　Ｊ数にプリセットされる。プリセ
ット線（図示されず）が各夫々の段のセット入力もしく
はリセット入力に接続されていて、種数をプリセットす
る。

各ＬＦＳＲの種数及び構造がわかっているので。

プリセット位置からのシフト数がわかると、各サイクル
の各時点の各擬ランダム・パターン発生器の２進パター
ンがわかる。

並列入力の使用によって、直列動作に比して動作速度が
当然増大するだけでなく、より重要な事であるが、異な
る構造の乱数発生器（夫々が異なる乱数の系列を与える
）を使用する事によって任意の２つの入力端子が繰返し
同じ人力励振を受取る統計的確率を減少する。この様に
して単一のパターン発生器及び直列の動作モードを使用
する勅の個有の相互依存性が減少する。

第２図の擬乱数発生器は上述の従来技術の特許に説明さ
れているものよりもはるかに優れている。

これ等の特許では、多数のフィードバック・タップはモ
ジュロ２加算器で加算されて第１の段に導入されている
。当然の事ながら、この方法は多数の、具体的にはフィ
ードバックのタップの数よりも一つ少ない排他的ＯＲゲ
ートをカスケード接続する必要がある。この方法は各ゲ
ートが安定するのに時間がかかるので繰返し率が低い。

第２図の実施例では、フィードバック・ループに唯一個
の排他的ＯＲゲートを使用するので、唯一つの遅延が生
ずるだけである。

線形フィードバック・シフトレジスタ（ＬＦＳＲ）を多
重入力シフトレジスタ（ＭＩＳＲ）として使用する時は
、ＤＵＴからのテスト出力に接続した追加の並列入力を
並列に６個の端子１０３Ａ乃至１０３Ｆに印加する。こ
れ等の入力は夫々排他的ＯＲゲート１０４−５，１０４
−９，１０４−１３，１０４−２１．１０４−２５及び
ＩＱ４−２９に導入される。フィードバック・タップと
同じ様に、これ等の並列入力は２進１を導入する時だけ
段間でシフトされるビットを変化させる。

第５の段と第６の段間の様に、フィードバック・タップ
及びＭＩ　ＳＲ大入力同じ段に接続される時は、２つの
直列に接続した排他的ＯＲ（即ち１０１−５及び１０４
−５）が図示の様に接続される。

第２図のＬＦＳＲは、擬乱数発生器もしくはＭＩＳＲの
いずれで動作する様に接続されているかにかかわらず、
多くの方法のうちの一つで配線出来る。一度配線すると
、これ等は不変の論理規則−に従う既知の方法で繰返し
動作する。従って、各発生器もしくはＭＩＳＲの動作は
予測可能で、又シミュレート可能である。

Ｆ４．重みづけ ＤＵＴへの入力を重みづけて２進１及び２進０のどちら
か一方をより多く発生したい時には、第２図の擬乱数発
生器には、第３図に示した追加の回路が与えられる。第
２図の発生器１００は簡略して示されている。擬乱数発
生器１００は第２図のフィードバック接続を有するもの
とし、又個別の乱数発生器中の組合せは異なるものとす
る。

重みづけ回路３００は擬ランダム・パターン発生器とし
て配線されている（ＤＵＴ入力がない時はＭＩ　ＳＲに
なる）ＬＦＳＲｌｏｏ　（第２図）の最初の２段の出力
を受り、これを図示した様に、直接カスケードされたＡ
ＮＤゲート３０１乃至３０４を介して重み選択器（ＭＰ
Ｘ）、３０５に接続する。ＬＦＳＲｌｏｏからの各線は
略５０対５゜の割合で０及び１を発生する。この事は擬
ランダム・パターン発生器の特徴から当然の事である。

従って線３００Ｅは５０％の１もしくはＯを発生する。

しかしながら、線３００Ｅを線３００ＤとＡＮＤにする
時は、ＡＮＤ３０１の出力３０１Ａで２進１を発生する
可能性（オツズ）はわずか２５％になる。逆に云えばこ
の出力で２進Ｏを発生する確率は７５％になる。オツズ
を相継いで半分にする事によって、各出力線上に２進１
もしくは０を発生する確率は次の通りになる。

Ｊｕｌのオツズ−０のオツズ　　　　重み３００Ｅ　　
　　　　５０％　　　　　５０％　　１：１３０１Ａ　
　　　　　２５％　　　　　７５％　　１：３３０２Ａ
　　　　１２．５％　　　　８７．５％　　　１ニア３
０３Ａ　　　　６゜２５％　　　９３．７５　　１：１
５３０４Ａ　　　３．１２５％　９６．８７５％　　１
：３１重み選択器兼マルチプレクサ（ＭＰＸ）は入力線
３００Ｅ、３０１Ａ、３０２Ａ、３０３Ａもしくは３０
４Ａの１つを選択して、出力ｇ３０５Ａに通過させる働
きを有すると共に、いつゲート・アウトするかを選択す
る働きをする。もし線３００Ｅを重みづけ（重み１）に
選択したのであれば、重み選択器兼マルチプレクサはＬ
ＦＳＲｌｏｏの各シフト・サイクルにこの線をゲートす
る。線３゜ＩＡの場合には、ゲート・アウトは第２のシ
フト毎に生ずる。線３０２Ａの場合には、ゲート；アウ
トは第３のシフト毎に生ずる。線３０３Ａの場合には第
４のシフト毎、線３０４Ａの場合には第５のシフト毎に
生ずる。

シフトを５回毎のシフト迄遅延する理由は相継ぐパター
ンの相互依存性を減少し、１掲の数表の統計的重みづけ
に最も近く接近させる事にある６制御入力３０５Ｂ及び
３０５Ｃは入力線の選択及びゲートしなければならない
時刻を与える。最後の制御入力は入力３０６Ａによって
与えられ、これは２進０もしくは２進１のどちらが大き
な重みを有すべきかを選択する。入力３０６Ａ上に制御
信号が存在しない時には、排他的○Ｒ３０６は線３０５
Ａの出力をそのまま通過させて、線３０６Ｂ上に「０の
オツズ」出力（１掲の表の第３欄）を与える。端子３０
６Ａ上に電圧を与えると、出力は２進１主体に重みづけ
られる。これは１掲の表の第２Ｉｉ及び第３欄の数値を
入換えた２進１のための重み１．３．７．１５もしくは
３１の選択を与える。

Ｆ５．レベル感知走査設計装置 本発明のテスト方法は直接テスト出来ない多数の内部機
能素子を有する多くの固体装置をテストする様に働くが
、特公昭５２−２８６１４号に説明しであるレベル感知
走査設計装置（Ｌ　Ｓ　Ｓ　Ｄ）をテストするのに特に
適している。

参照を容易にするために、上記特公昭５２−２８６１４
号の第７図を本明細書の第６図として同じ参照番号のま
ま再掲しである。ＬＳＳＤへのデータ入力はＳ及びＩＮ
（線４５）と記された端子を介して導入される。上述の
特許に説明がある様に、Ｓ入力（励振入力）はデータの
組であり、実〜際の装置中では第６図の回路が多数存在
する。テスト装置の動作を説明するために、３０及び３
１で示された様な３つの組合せ回路が存在し、各々は入
力Ｓの組を有するものと仮定する。さらに３３及び３４
で示された様なカスケード接続したラッチの組より成る
３つのシフトレジスタが存在するものと仮定する。シフ
トレジスタの各々に対して、別個のＩＮ入力が存在する
。

出力には多くの個々の出力線より成るＲ１及びシフトレ
ジスタからの線４６を介するＯＵＴがある。ＯＵＴ出力
はシフトレジスタが２個以上存在する場合、各シフトレ
ジスタ毎に存在する。

制御入力はＡ及びＢシフト・クロックを含む。

この入力はシフトレジスタを通して直列にデータをシフ
トする。これ等のＡ及びＢクロックは各シフトレジスタ
に個々に与えられる。Ｃ０，Ｃ２及びＣ３（図示されず
）は所謂システム・クロックであり、組合せ論理回路網
の出力を夫々のラッチの組にゲートするものである。Ｌ
ＳＳＤの動作中はＡ及びＢクロックは通常使用されない
。これ等のクロックはテストに使用される６Ｃクロツク
は通常の動作及びテス１〜のために使用される。

ＬＳＳＤをテストする複雑さを理解するために、装置は
９６もの入力及び出力端子を有するものと仮定する。こ
の仮定は説明のためだけであり、ＬＳＳＤ装置の寸法も
しくは複雑さについての制限はない。

Ｆ６．テスト装置の概呻 テスト装置を構成する素子、即ち擬乱数発生器、重み回
路１Ｍ工ＳＲ及びＤＵＴ自体の説明を要約すると、これ
等の素子の一各々がどの様な不変な論理規則に従い、従
って計算機のプログラミングによる正確なシミュレーシ
ョンが可能であるかについて説明した・これ等の素子の
相互作用は第４図を参照して明らかにされる。

ＤＵＴ５０は第６図を参照して説明した様な、入力５０
−１乃至５０−９６．６本ずつの群にまとめられた出力
５１−１乃至５１−９６並びに制御人力Ａ工〜Ａ３、Ｂ
工〜Ｂ１、Ｃ□〜Ｃ１を有するＬＳＳＤであると仮定す
る。

各入力に対して、第３図に示した様な擬乱数発生器及び
重みづけ回路３００−１乃至３００−９６が存在する。

これ等の各々は個別の異なるシーケンスで２”−１個の
異なる構成の３２ビツトの２進パターンの全系列を発生
する様に配線されていて、各々はそれ自身の重みづけ回
路を有する。

最初テスト・パターン発生器３００の各々はプリセット
入力端子３０８に印加される制御電圧によってその種数
にプリセットされる。入力端子３０８は第２図もしくは
第３図には示されていないが、第４図では種数をプリセ
ットする各ラッチ段のセットもしくはリセット制御に選
択的に接続されていて、種数をプリセットする。種数は
各装置毎に異なるが、任意の所与の装置には常に同じ種
数がプリセットされる。

この時点で、各発生器３００のための重みづけ選択入力
が３０５Ｂに導入され、３０６Ａには各装置３００の重
み０もしくは重み１が導入される。

もし任意の１つの端子入力の最大の重みが３１である時
には、端子３０５Ｃはすべてのパターン発生器３００の
中のマルチプレクサ３０５のすべてに５個の信号のうち
１個を導入し、５番目のシフトでテスト・パターンをゲ
ートする。最大の重みがより小さい場合には、４音訳１
．３音訳１．２音訳１及び１音訳１人力がマルチプレク
サのすべてを条件付ける。クロック入力３０９はクロッ
ク入力（Ａ及びＢ）パルスを与え、乱数発生器を通して
ビットをシフトし、マルチプレクサ３０５をクロックし
、任意の１つの入力に割てられた最高の重みに従ってビ
ットをゲートする。クロック入力は又種数を与えた同じ
入力３０８によってリセットされる３２ビット・カウン
タ３１０をステッピングする。カウンタ３１０の出力３
１０Ａ４；ｉ乱数発生器の各々を通る乱数の進行を追跡
し、計算機から受取るテスト・プロトコルについての命
令を実行する。例えばテスト・プロトコルがピン入力の
所定の組に何万回となくテスト・パターンを印加する事
を要求すると、計算機は２３２　１個のパターンのうち
のどれを導入するかを指令する。

計算機が指令した計数に対応する計算を発生する−と、
パターンはマルチプレクサ３０　ａ　（第３図）を介し
て夫々ＤＵＴ入力にゲートされる。

従って、擬乱数の計数を計算機のシミユレーシヨンと相
関させる事によって、ＤＵＴに導入される各パターンは
予じめ決定される。例えば、計数９８５６において、各
夫々の擬乱数発生器のパターンは各夫々の入力に対する
重みづけと共に知られる。この計数に対してピンのどれ
が入力を受取るかがわかる。従って、各ピンへの入力が
わかり、その入力が、計算機から受取った。ＤＵＴに特
定の記憶指令に従ってテスタによって実施される。

従って、ＤＵＴ５０は９６個までの入力を並列に受取る
事が出来、入力の各相継ぐ並列入力が予じめ定められる
。

ＤＵＴ５０がテスト入力の各組を受取り、タイミング制
御入力が適切な時刻に付勢されると、テスト応答は６本
ずつの群をなす出力線５１−１乃至５１−９６に現われ
る。これ等の群中の６本の出力の各々はＬＦＳＲｌｏｏ
　（第２図）の入力１０３Ａ乃至１０３Ｆに並列に導入
される。ＬＦＳＲｌｏｏは第４図にはＭＩＳＲ４００−
１乃至４００−１６とり、で示されテイル。ＭＩＳＲ４
００−１乃至４００−１６の各々は６本の並列入力を受
取る。従って入力の総数は９６となる。並列入力の各々
の相継ぐ組合せに対して、ＭＩＳＲの各々の中に存在す
るビット・パターンは１ビット位置シフトされ、フィー
ドバック・タップ及び並列入力の関数として変更された
り、変更されなかったりする。この様にして第１のレベ
ルのサインがＭＩＳＲ４００−４乃至４００−４６の各
々によって発生される。予定数、例えば１００００の入
力及び出力が発生するとテストは一時停止され。

ＭＩＳＲ４００−１乃至４００−１６の内容がマスタＭ
ＩＳＲ４０１に導入される。第１のレベルのＭＩ　ＳＲ
の各々は３２ビツトのサブ・サインを含む。このサブ・
サインは、印加した相継ぐ並列入力、ＬＦＳＲの選択し
た構造及びプリセットした種数の所望の関数である。

１６個の第１のレベルのＭＩＳＲの出力は直列に取出さ
れ、３２の相継ぐエントリでマスタＭＩＳＲ４０１の１
６個の段に並列に導入される。

ＭＩＳＲ４００−１乃至４００−１６の各々はこれ等を
予定の種数にプリセット線並びにＡ及びＢクロック（ど
れも図示されず）を有する。これ等のＭＩ　ＳＲはすべ
て、異なる構成の乱数を発生する必要はないので同じ種
数及び同じフィード・バック・タップを有してもよい。

その唯一の機能はＤＵＴからの良好な出力に応答して予
測可能なサインを発生する事にある。予測したサインを
発生しなければ、ＤＵＴが故障である。

各テストのサブルーチンが完了すると、ＭＩＳＲ４０１
が所望のサインを有し、このサインはクロック線４０１
Ａ及び４０１Ｂに交互にパルスを与える事によって線４
０１Ｃ上に直列読出され、比較器４０２に入力される。

比較器４０２はこのサインをメモリ４０３から引出した
、丁度完了したテストのサブサイクルに対応する既知の
良好なサインと比較する。各テストのサブサイクルのた
めの良好なサインのすべては計算機のシミュレーション
によって発生され、メモリにあらかじめロードされてい
る。

各サブサイクルが完了すると、ＭＩ　ＳＲはその初期状
態にプリセットされ、前のテストの結果は次のテスト結
果に影響を与えない。カウンタ３１０及びその出力は発
生しているパターンを追跡し続けているので、擬ランダ
ム・パターン発生器はリセットされる必要はない。

ＤＵＴを含む種々のタイミングは競合条件を避ける様に
条件付けられなければならない。Ｄ’ＵＴ内の素子のす
べては次のテスト・インパルスを印加する前に安定状態
になければならない。従ってマスク・タイミング発生器
（図示されず）が必要なタイミングを与えて、必要な安
定な状態の達成を保証する。

１００００程度の離散的なテスト入力より成る各サブサ
イクル毎にサインを使用する事によってテスト時間が著
しく減少する。それは各新らしいパターン入力の粗銀に
でなく各サブサイクルの後に比較を行えばよいからであ
る。ＭＩ　ＳＲ構造及び３２ビツトのサイン・レジスタ
を使用する事によって故障ＤＵＴが良好サインを発生す
る確率が殆んど０になる。又、異なるテスト・プロトコ
ルで各相継ぐサインを発生する事によってテストの誤り
がさらに減少出来る。各々異なる独立したパターン・シ
ーケンスを発生する複数の擬ランダム・パターン発生器
を各入力光り一個使用する事によって全ＬＳＳＤを確定
的にテストするテスト・パターンの数が減少出来る。

Ｆ７．ＬＳＳＤのテスト手順 本発明のテスト方法の利点はテストのために直接アクセ
ス出来ない多くの内部機能素子を有する種々の複雑な半
導体装置に適用出来るが、これ等の利点はＬＳＳＤのテ
スト方法の場合に最も良く発揮される。

上述の様に、入力数が増大すると、複雑な構造体の完全
なテストをテスト入力のすべての順列。

組合せで行うのには実行不可能な程時間がいる。

種々の論理動作を遂行するためのＬＳＳＤの固有の柔軟
性によって、ＬＳＳＤ計算機に良く使用される様になっ
た。従って以下の説明ではＬＳＳＤによって本発明のテ
スト方法の汎用性を説明する。代表的なＬＳＳＤの構造
は第６図に示されている。

以下明らかになる様に、基本的な概念はテスト入力とし
て重みづけられた、もしくは重みづけられない、そして
最大限に相互に依存しないランダム・パターンを使用す
る事にある。

テスト装置を初期設定して、新らしいＤＵＴに対して条
件付けた後１次の段階を使用して代表的なＬＳＳＤをテ
ストする。

（１）擬ランダムに組織さ−れた一連のビットをすべて
のシフト入力のＩＮ端子（第６図）に並列に印加する。

これらのビットは、ＯＵＴ端子（第６図）から集められ
、相継ぐエントリとしてＭＩ　ＳＲの夫々の接続段に並
列に導入される。シフＩ−レジスタのラッチは父祖合せ
回路網３２（第６図）に接続されているので、これ等の
Ｒ出力を同時に集めて、ＭＩ　ＳＲに導入する。ラッチ
出力は父祖合せ回路３０．３１にも送られるが、これ等
の回路網はＲ出力を発生しない。それはこれ等の出力は
システム・クロックＣ□−０３によってラッチの組に導
入しなければならないからである。各エントリに対して
、擬乱数発生器及びＭＩ　ＳＲの同期クロッキングが必
要であり、任意の出力が離散的に導入出来なければなら
ない。

（２）リセットする事なくＭＩ　ＳＲの段階２が続く。

擬乱数発生器の各々からの単一ビットは重みづけられて
もしくは重みづけられないまま並列に組合せ回路網３０
．３１及び３２のＳ入力に導入される。これ等の入力の
一部は主に回路網３２に入力されるのでＲに直接出力を
発生する。Ｓエントリから生ずるＲ出力は並列にＭＩ　
ＳＲに導入する・回路網３０及び３１の出力はシフトレ
ジスタのラッチの入力になるがシステム・クロックＣが
ないと導入されない。

（３）追加のエントリがない場合には、段階３でＬＳＳ
Ｄの構造に依存してシステム・クロックＣ１、Ｃ２、Ｃ
１を順次付勢する。これ等のシステム・クロックの各々
はシフトレジスタへのエントリ及びこれからの他の組合
せ回路網への出力を制御し、Ｒ出力を変更する。各個別
のクロックに対する相継ぐＲ出力は並列にＭＩ　ＳＲに
導入され、ＭＩＳＲは刻時的にシフトして各所らしいエ
ントリを収納する。

（４）段階４で、ＬＳＳＤのＢクロック入力は任意のシ
フトレジスタのランチ中に存在する任意のビット（組合
せ論理の出力から誘導される）を段の各ラッチ対の第２
のラッチにシフトする。これによってシフトレジスタと
して動作するラッチの内容をシフト・アウトする準備が
出来る。

（５）最終段階はＬＳＳＤのクロックＡ及びＢを交互に
付勢する事によってシフトレジスタの内容を走査して出
力する。各シフトに対して、ＭＩＳＲもシフトされ、シ
フトレジスタのＯＵＴ信号及びＲ出力がＭＩＳＲに収集
される。

装置及びテスト・クロックには、上述の５段階を繰返し
適用しても検出出来ない故障が生じうる事が実験的にわ
かっている。これ等の故障の検出には基本的シーケンス
の変形を必要とする。この様な１つの変形は段階４、即
ちＬＳＳＤのＢクロックのパルスを省略して基本的シー
ケンスを繰返す事である。他の変形は段階４の前にター
ン・オン及びターン・オフする追加のＬＳＳＤのＡクロ
ックを挿入する事である。第３の変形は段階３でのシス
テム・クロックを使用するか、もしくは全くシステム・
クロックを使用しない事である。全体的なパターン使用
の戦略は基本的な５段階を多く繰返し、特殊なシーケン
スを比較的少数回繰返す事にある。

この段階を何方回となく繰返し、出力応答を集める。テ
ストの終りに、第１のレベルのＭＩ　ＳＲを直列に読出
し、第２のレベルのＭＩ　ＳＲに並列に導入し、最終サ
インを発生する。この最終サインをシミュレーションに
よって発生したサインと比較する。

テスト入力を乱数発生器によって発生しても、ＬＳＳＤ
に導入される各ビットの極性がわかり、シミュレーショ
ン出来る事を再び強調しておきたい。従って各入力及び
各クロック・パルスに対するＬＳＳＤの応答はシミュレ
ーションによって予測可能である。ＭＩＳＲの動作も又
予測可能であり、テストによって発生したサインとシミ
ュレーションによって発生したサインが比較可能になる
。

もし、例えば、所与のピンに対する接続がないか、ある
いは特定のテスト段階で変化がなかったために、特定の
ピンの出力状態に変化がなかったとしても、この現象も
シミュレートされ、シミュレートされたサインを発生す
る。

テスタの並列動作を行ない、各入力に異なる構成の擬乱
数発生器を使用し、そしてＤＵＴのすべての素子を通過
するわず−か数千のテスト°パターンの後に最終サイン
を並列に発生するようにしたことにより、高い精度を保
ったままテストの高速化が可能になる。

ＦＢ、重みづけのアルゴリズム 極めて高い精度で明確的なテスト結果を得るのに必要な
テスト・パターンの数の減少の大部分は入力の有意な重
みづけによって生ずる。簡単なシフトレジスタとして動
作しているラッチの機能をテストするのに重みづけは必
要ないが、組合せ論理回路網をテストする時は重みづけ
で必要なテスト・パターンが著しく減少する。

擬ランダム・パターン発生器の相継ぐ段の出力をＡＮＤ
する事によって２進Ｏ及び１の種々の重みを発生し選択
する方法及び装置については第３図に関連して説明した
が、各個々の装置の入力に関する１もしくはＯの重みの
選択についての原理についての説明はなされていない。

選択の原理は次の規則及びアルゴリズムに従って装置の
出力端子から入力装置迄のすべての可能な回路経路を計
算機で分析して装置自体を分析する事から導かれる。

概念的には１及びＯの配分の仕方は何百とある。

排他的ＯＲゲート３０６は端子３０６Ａに制御１を印加
して１もしくは０のいずれかが主体になる様に重みづけ
る事が出来る。２進１の制御入力はマルチプレクサの出
力の極性を逆にし、２進Ｏの制御はこれを保存する。

重みづけを含まない成るテスト・プロトコルの場合には
、線３００Ｅ上に現われるパルスのみがゲート・アウト
され、シフト・サイクル毎に０及び１の５０対５ｏの割
合を生ずる。

Ｆ９．重みづけ 概念的にいえば重みづけは被テスト装置（ＤＵＴ）の入
力端子に０もしくは１のどちらかを選択的に多く印加し
て、テストしたくても直接アクセス出来ない内部回路の
素子の故障を検出する確率を増大する事を意図している
。入力及び出力端子よりも内部回路素子の数が多いので
、所与の入力ピン上の入力が多くの内部素子の動作に影
響を与える。逆に個別の異なる複数の入力ピンに入力を
与えると、成る１つのもしくはそれ以上の素子に影響を
与える。同じ事は出力ピン上の応答についてもあてはま
る。

任意の入力ピン上の入力信号によって影響が与える内部
回路素子の数１回路素子の性質及び影響を受ける回路素
子の相互接続によって、個々のピンには異なる重みづけ
が割当てられるので、第３図に示した重みづけ回路は重
みのすべての可能な組合せを与えることができるように
、そして各人−力に対して設ける必要があり、それによ
ってＤＵＴの任意の２つの入力が同じ人力励振を受ける
可能性を減少しなければならない。従って各擬乱数発生
器に対して、個々の重み制御を有する関連重みづけ回路
が与えられる。

任意の一つの入力ピンの重みを選択するためには、出力
ピンに接続した最後の回路素子から逆にたどって（バッ
クトレースして）すべての可能な経路を通って１乃至そ
れ以上の入力ピンに達する１種のディシイチェイン（い
もする式）分析が必要である。この分析は各出力ピンに
対して１乃至それ以上の入力ピンに達するすべての可能
な経路について行われる。各入力ピンに対する重みは第
５図のアルゴリズムを実施する計算機のプログラムによ
って行われる一連の計算によって決定出来る。

２０個の入力を有するＡＮＤ回路において、出力０の縮
退的故障をテストするためには、約１００万個のランダ
ム・パターンが必要である。その検出には２０個のすべ
ての入力が１状態にある必要がある。もし各入力に平等
に１もしくは０が与えられる機会があると、２０人力の
すべてが１を受取る可能性は２２０分の１である。入力
に１を与える確率が増えると、テストに必要なランダム
・パターンの数は著しく減少する。一般に論理ブロック
に非支配的な値（ｎｏｎ−ｃｏｎｔｒｏｌｌｉｎｇ　ｖ
ａｌｕｅ）を与える装置入力の値の発生確率を増大する
事が望ましい。ＡＮＤ型のブロックの入力では１の値の
発生確率を増大する事が好ましい。しかしながらＡＮＤ
ゲートの１つの出力が１のまま（１の縮退故障）である
確率もない−わけではないから、すべての入力を１にす
るテストも決定的なテストではない。従ってＡＮＤゲー
トの入力の各々に少なくとも１つの０を与える事によっ
て１縮退故障のゲートを発見できる可能性もなければな
らない。

ブロックの任意の入力に非支配的な値を与える確率は次
の近似式に従って増大しなければならない。

ここでＮはブロックの入力数である。

支配的な値に対する非支配的な値の所望の比はによって
与えられる。

４人力Ａ、　Ｎ　Ｄゲートの場合、そのブロックに関連
のあるすべての縮退故障をテストするのに必要なランダ
ム・パターンの数を最小するために、各入力にルベルを
与える確率は０７６８でなければならず、５人力ＡＮＤ
ゲー　トの場合の確率は０゜８０９である。

この確率の計数は各入力を与える回路が同じ場合にだけ
有効である。実際には入力を与える回路が異なる場合が
存在するので、正確な重みづけを与えるにはブロック入
力に関連する回路の差異を補償する必要がある。

入力回路の差を補償する１つの方法はブロックの各入力
を制御する装置入力（主入力及びＬＳＳＤラッチ）の数
に基づいて確率を調節する方法である。この方法によっ
て、入力にブロックの非支配的な値を与える確率はぞの
ブロックを制御する装置入力の数とこの入力を制御する
装置入力の数の比だけ増大する。正確に云えば、この方
法は帰還ファンアウトもしくは多重ファンアウトのない
回路に対してだけ入力の複雑さを補償する。上述ノ様ナ
ファンアウトが存在する時は、この方法は入力回路の差
の効果を過剰に補償してしまう。

ＦＩＯ，重み計算アルゴリズム 多くの異なる装置についての実際の実験によって、良好
な重みづけ方法は上述の方法の平均である事がわかった
。これ等の方法はＰ　ｍｉｎ公式（１）及びブロックの
各入力を制御する装置人力（主入力及びＬＳＳＤラッチ
）の数に基づけ確率の調節である。次に述べる段階を実
行してすべての装置入力に関連する重みづけを決定する
。

Ａ０回路中の各論理ブロックにＯの重み（ＷＯ）及び１
の重み（Ｗｌ）を表わす２つの数を割当てる。これ等の
数は先ず１に設定する。装置入力に対するＷｏ及びＷｌ
の最終値の比がその入力に０値を与えるオツズ（確率）
を示す。

８８回路中の各論理ブロック毎に、このブロックを論理
的に制御する装置入力の数（ＮＤＩ）を決定する。

Ｃ０各装置出力から（入力ピンもしくはＬ　Ｓ　Ｓ′Ｄ
ラッチに向けて）バックトレースを遂行し、バックトレ
ースがブロックＸからブロックＹに進行する時、ブロッ
クＹのＷＯ及びＷｌ（ＷＯｙ及びＷｌｙ）を次の式に従
い、ブロックＸの論理機能に依存して調節する。

ここで ＮＤ　Ｉ　ｘ＝ニブロックを制御する装置入力数ＮＤＩ
ｙ＝ブロックＹを制御する装置入力数Ｎｘ＝ブロックＸ
の入力数 Ｒｗｉｎ　＝ブロック入力の重みづけ因子（上述の式２
） ブロックＸの機能の違いに対応して４つの場合がある。

Ｘブロックの型　　　ＷＯ立上 ＡＮＤ　　　　　　　　　’　　　　ＷＯｘ　　　　　
　ｋＸＷｌｘＡＮＤ−ＩＮＶＥＲＴ　　Ｗｌｘ　　　　
　　ｋＸＷＯｘ○ＲｋＸＷＯｘ　　　Ｗｌｘ ＯＲ−ＩＮＶＥＲＴ　　　ｋＸＷｌｘ　　　ＷＯｘＷＯ
ｙの新らしい値は上の表のＷＯとＷＯｙの旧値のうちの
最大値である。同じ様にＷｌｙの新らしい値はＷｌとＷ
ｌｙの旧値のうちの最大値である。

Ｄ、各装置入力に対して、次のＤｌ及びＤ２を決定する
。

Ｄｌ重みづけ値（ＷＶ）。この値はどの値が重みづけら
れるかを示す。もしＷＯ＞ＷｌならＷＶ＝Ｏであり、逆
の場合はＷＶ＝１である。

Ｄ２．重みづけ因子（ＷＦ）。この値は装置入力に関連
する重みづけ因子を示す。この値はＷＯもしくはＷｌの
うち大きい方を小さい方で割る事によって得る。

重みの計算は第５図に概略的に示したプログラムによっ
て実施する。

色々な論理ブロックについて参照するが、Ｘブロックも
しくはＹブロックは多くの種々の装置のうち任意のもの
に一般的に使用される。特定の装置の重みづけの計算の
際は、装置内の各論理素子は入力及び出力ピンの場合と
同様に一意的な同定番号を有する。各論理素子はその論
理機能及び他のすべての論理素子への接続によって特徴
づけられる。従って計算機は連鎖によってすべての可能
なルートを通って各出力ピンから任意の入力ピン達の各
経路をたどる事が出来る。第１図の論理モデル１０はこ
の情報を含み、第５図に関連するトレースバックを制御
する。

最初の段階２００で、計算機に記憶した論理モデル１０
（第１図）を使用して、ＤＵＴ中の各論理ブロックの論
理入力の数ＮＤＩを計算し、各ブロック毎にその値を記
憶する。論理モデルはＤＵＴの内部回路の概要を含むの
で上述の動作は各論理節点に至る装置入力（ピン入力の
事ではない）を単に数える事である。

第２の段階２０１ですべての論理ブロックの０重み（Ｗ
　Ｏ）及び１重み（Ｗｌ）を単に１に初期設定する。

第３の段階２０２である１つの出力に接続された１つの
論理ブロック“Ｘ”を選択し、入力へのトレースバック
を開始する。そして段階２０３で−、その選択したＸブ
ロックに接続されているいくつかの入力ブロックの１つ
を選択し、これを“Ｙ　Ｉｔと指定する。次に段階２０
４．２０６もしくは２０８で、論理モデルから論理ブロ
ックＸの機能を決定し、夫々段階２０５，２０７，２０
９，２１０に分岐する。

分岐のどれを選択したかに依存し、０重み（ＷＯｙ’）
及び１重み（Ｗｌｙ’）を処理ブロック中に示した公式
に従って計算する。その詳細゛は前に説明した。計算結
果を記憶した後、ブロック２１１に進む。もし２１１＝
ＹＥＳならば、トレースバックは完了し、即ちトレース
バックは入力ピン（ＬＳＳＤラッチを含む）に進み、段
階２０５゜２０７．２０９もしくは２１０で得た計数値
がこのピンの重み値になる。

現在選択したトレースバックが完了した場合は、ブロッ
ク２１２において、他の装置出力があるかを調べ、他の
装置出力がある場合はブロック２１３において、次の装
置出力に関してブロックＸを選択し、ブロック２１３に
戻る。他の装置出力がない場合は動作が終了する。

原Ｘブロックからのトレースバンクにおいて、１個のＹ
ブロックを通るだけで入力ピンに達しない時には（２１
１にＮｏ）、段階２１４で原Ｙブロックが新らしいＸブ
ロックとなる。この新らしいＸブロックが他の論理ブロ
ックへの入力である場合がある（２１５＝ＹＥＳ）、こ
の時トレースはブロック２１６に進み、ブロック２１６
はトレースバックを原Ｘブロックに戻し、その第２もし
くは第３の経路を介してトレースバックを行う。

新らしいＸブロックが入力でない場合は（２１５＝Ｎｏ
）、新らしいＸブロックがブロック２０３から始まるト
レースの出発点となり、入力ピンに到達する迄トレース
バックが続けられる。ＹブロックのＸブロックへの置換
えは入力ピンに達する迄何回も行われる。

出力のすべてが入力ピンまでトレースバックされた時、
各入力ピンはすべての可能なトレースバック経路から計
算したＯの重み及び１の重みを有する。０の重みもしく
は１の重みのうち大きな方がその特定のピンの重みとな
る。第３図の適切な重み制御及びタイミングが選択され
る。

シミュレーションを行う時は、各論理ブロックは同定番
号、論理ブロックの種類、先行及び後続の論理ブロック
の入出力接続、並びに入力及び出力ピンを示す番号を有
する。第５図のプログラムの概略を計算機で具体化する
時はＸ及びＹの表示を使用しないで、実際の論理ブロッ
クの同定番号を使用する。この事によってＸブロックが
端末論理素子であるか中間の素子であるかどうかを決定
する必要がなくなる。

Ｆ１１６診断テスト 管理の良好な装置の製造ラインでは故障装置はほとんど
製造されない。１００％のテストが望まれているので、
テスト・プロトコルは最短のテスト時間で、故障装置を
分離し、これ等の少数の装置中の欠陥を発見するために
製造テストにしわ寄せを及ぼさなない様に設計する事が
好ましい。

何等かの理由で、製造テストが品質の不合格レベルを示
し、欠陥の性質を知って、品質レベルを改良したい場合
には診断テストを使用する。

診断テストは製造テストに使用したプロトコルを反復使
用するが、テストを小さなセグメントに分割する。故障
装置の最終サインは故障分析を受けないが、小さなセグ
メントのテスト結果は故障分析に用いられる。セグメン
トのテスト・プロトコルは製造テストと同じである。

故障チップ（製造テストに不合格）が存在すると、下記
のテストを行い、データ・バンクを発生する。このデー
タ・バンクを使用して、装置に故障を生じた欠陥を診断
する。

段階工 Ａ、テスタを製造テストに使用したのと同じ状態に初期
設定する。

Ｂ、セグメント長カウンタを所望のセグメント長に初期
設定する。

Ｃ０製造テスト・プロトコルを選択したセグメント長に
等しい繰返し回数だけ反復し、中断する。

Ｄ、セグメント・テストによって発生した最終の第２の
レベルのサインをこのセグメントのテスートのシミュレ
ーションによって発生した良好な装置のサインと比較す
る。

Ｅ、サインが一致すると、テストは引続き次のセグメン
トに進行し、テストを故障セグメントを検出する迄行う
。

故障セグメントがみつかった場合には、段階Ｈに続く。

段階■ セグメントの系列中の任意の個所で発見した故障セグメ
ントを再テストする。

Ａ、擬乱数発生器を、丁度実行したセグメント・テスト
の開始時の夫々の状態に初期設定する。

注：これは擬乱数の既知の発生順序を計算機のシミュレ
ーションによって得て記録したものである。

Ｂ、ＭＩＳＲをこのセグメントのテストの開始時の夫々
の状態に初期設定する。

Ｃ，セグメント長カウンタを繰返すべきセグメント長に
初期設定する。

Ｄ、このセグメント長分を完了するためテストを実行し
、次の事項を記録する。

１、このセグメント・テストの開始的の擬乱数発生器の
夫々の状態。

２、このセグメントのための反復製造テスト中、ＭＩ　
ＳＲに導入したすべてのビット・パターン。

３、このセグメントに使用したテスタ・ループの数及び
種類。

Ｅ、この故障セグメントのテスト及びデータ収集の終り
に、段階■に進む。

段階■ 故障セグメントの再テストに続くセグメント・テスト。

Ａ、故障セグメントに続くセグメント・テストの開始の
ために占めなければならない夫々の状態に擬ランダム発
生器を初期設定する。

注：シミュレーションによってわかる。

Ｂ、もし故障セグメント・テストが先行していなければ
、このセグメント・テストの開始のために占めなければ
ならない夫々の状態にＭＩ　ＳＲを初期設定する。

注：シミュレーションによってわかる。

Ｃ０この次にセグメント長のためにセグメント長カウン
タを初期設定する。

Ｄ、テストを実行して完了する。

Ｅ、テスト結果が良好ならば１次のセグメント・テスト
に進む。

Ｆ、テストの結果が故障を示すと、段階■に従いこのセ
グメントを再テストする。

例えば、故障装置のデータを１００個のセグメント長に
対して収集すると、このデータを計算機中の故障シミュ
レーションで分析して、０もしくは１の縮退故障の内部
素子を指摘出来る・内部素子の多くはセグメント内の少
数のパターンではおそらく働らかせる事は出来ないので
、どの素子（単数もしくは複数）が故障テスト出力を発
生したかを決定するタスクは著しく減少する。もし故障
を示したいくつかのセグメントを同様に分析し、共通の
故障モードを示すならば診断が増強出来る。

これに代って、もしこの故障モードが良好なテスト・セ
グメントに劣悪なテストがある事を示すならば良好なセ
グメントの分析によって成る故障モードを排除する事が
出来る。成る場合にセグメントの良好なテストを発生す
る装置の欠陥を補償出来る場合があるが、すべての場合
に補償出来ない。

すでに説明した様に、ＬＳＳＤ装置は厳密な論理規則に
従うので、任意の相継ぐ入力励振に対する出力応答及び
サイクルの変動をシミュレート出来る。擬ランダム・パ
ターン発生器によって発生する入力励振はテスト・プロ
トコル中の各時点でわかっている。同じ理由で、サイン
を発生するためにＭＩＳＲによって・具体化出来る論理
機能もシミュレート出来る。

従って装置が製造テストされつつあるか１診断テストさ
れているかに拘らず、各チェック・ポイントの応答をシ
ミユレートしてＤＵＴのサインと比較するサインもしく
は他のビット・パターンを発生出来る。

Ｇ６発明の効果 本発明に従えば、かなり少ない数のテスト・パーターン
で製造テスト時間をかなり減少することができる。それ
は。

ａ、入力端子毎に設けられた擬ランダム・パターン発生
器によってテスト入力が並列に与えられ。

従って各入力端子毎に夫々異なった系列の最適重みづけ
のテスト・パターンを印加することができ、そして、 ｂ、すべての出力応答を並列に受取って全体のテスト・
サインを発生するサイン発生器を使翔するからである。

【図面の簡単な説明】

第１図はテスト・プロトコルのブロック図である。第２
図は擬ランダム・パターン発生器もしくは多重入力サイ
ン・レジスタとして使用出来る線形フィードバック・シ
フトレジスタの代表的な接続を示したブロック図である
。第３図は第２図のランダム・パターン発生器からの１
及び０の重みを選択するための重みづけ回路の図である
。第４図はテスト装置のブロック図である。第５図は重
みを計算するための計算機のプログラムの流れ図である
。第６図はレベル感知走査設計（Ｌ　Ｓ　Ｓ　Ｄ）装置
の概略図である。 １０・・・・部品論理モデル、２０・・・・良好な機械
のシミュレーション、２５・・・・多重入力サイン・レ
ジスタ・シミュレータ　（ＭＩＳＲＳＩＭ）、３０・・
・・ソフトウェア・ランダム・パターン発生器、４０・
・・・テスタ・ハードウェア・ランダム・パターン発生
器、５０・・・・ＬＳＳＤ装置の被テスト装置、５５・
・・・ＭＩＳＲ，６０・・・・テスタ・サイン比較装置
、７０・・・・診断ルーチン装置、１００・・・・線形
フィードバラ−り・シフトレジスタ、１０１．１０４・
・・・排他的ＯＲゲート、３００・・・・擬乱数発生器
及び重みづけ回路、３０１，３０２゜３０３．３０４・
・・・ＡＮＤゲート、３０５・・・・重み選択器（ＭＰ
Ｘ）　、３０６・・・・排他的ＯＲゲート、４００．４
０１・・・・多重入力シフトレジスタ、４０２・・・・
比較装置、４０３・・・・メモリ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 内部で相互接続した論理装置の数よりも入力端子及び出
   力端子の数が少ないような複雑な集積回路をテストする
   ための装置において、 各上記入力端子毎に設けられ、夫々が異なった系列の擬
   ランダム・ビット・パターンを発生する複数の擬ランダ
   ム・パターン発生装置と、 各上記発生装置からのビット系列をテスト入力として対
   応する入力端子に印加するための手段と、上記出力端子
   に発生されるすべての信号に応答して、これらの出力信
   号の所定の関数として定まるテスト・サインを発生する
   サイン・レジスタ手段と、 上記テスト・サインと基準テスト・サインとを比較する
   ための手段と、 を有する集積回路テスト装置。