JPS61290814A - D-type flip-flop - Google Patents
D-type flip-flopInfo
- Publication number
- JPS61290814A JPS61290814A JP60134871A JP13487185A JPS61290814A JP S61290814 A JPS61290814 A JP S61290814A JP 60134871 A JP60134871 A JP 60134871A JP 13487185 A JP13487185 A JP 13487185A JP S61290814 A JPS61290814 A JP S61290814A
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- JP
- Japan
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- output
- gate
- input
- flop
- type flip
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Abstract
Description
【発明の詳細な説明】
く技術分野〉
本発明はＤ型フリップ・フロップに係るものであシ、特
に、プリセット制御信号とプリセット・データ信号によ
シ任意のタイミングで任意の値にプリセットする場命に
小規模回路で実現したＤ型フリップ・７０ツブに関する
ものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a D-type flip-flop, and particularly to a D-type flip-flop, in which a preset control signal and a preset data signal are used to preset an arbitrary value at an arbitrary timing. This is about the D-type flip 70-tube, which was realized using a small-scale circuit.
〈従来技術〉
Ｄ型フリップ・フロップに任意のタイミングで任意の値
を設定する方法として、セット、リセット端子付きＤ型
フリップ・フロップＤ１とナンド・ゲート２個より成る
第２図（ａ）の回路が従来用いられている。ＰＣはプリ
セット制御信号で、ＰＤはプリセット・データ信号であ
る。ｐｃ＝ｏのときは、Ｄ型フリップ・フロップＤ１は
、ただ単なるＤ型フリップ・フロップとして作動する。<Prior art> As a method of setting an arbitrary value to a D-type flip-flop at an arbitrary timing, the circuit shown in FIG. 2(a), which consists of a D-type flip-flop D1 with set and reset terminals and two NAND gates, is used. is conventionally used. PC is a preset control signal and PD is a preset data signal. When pc=o, the D-type flip-flop D1 operates just as a simple D-type flip-flop.
ＰＣ＝１のときは、Ｄ型フリップ・フロップＤ１にＰＤ
の値を書き込むように機能する。ＰＤ＝１ならばＤｌは
セットされ、ＰＤ＝ＯならばＤｌはリセットされるとい
う具合である。When PC=1, PD is applied to the D-type flip-flop D1.
Functions to write the value of . If PD=1, Dl is set, and if PD=O, Dl is reset.
すなわち、第２図（ａ）の回路は、ＰＣ＝１のタイミン
グで任意の値ＰＤｔ−Ｄ型フリッデフリッププに設定す
る回路である。なお、参考のためＤ型フリップ・フロッ
プＤ１の内部回路を第２図（ｂ）に示す。That is, the circuit of FIG. 2(a) is a circuit that sets an arbitrary value PDt-D type flip-flop at the timing of PC=1. For reference, the internal circuit of the D-type flip-flop D1 is shown in FIG. 2(b).
しかしながら、上記従来方式は回路要素が比較的多くな
るという問題点があった。However, the conventional method described above has a problem in that the number of circuit elements is relatively large.
〈発明の目的〉
本発明は、任意のタイミングで任意の値を設定すること
ができるＤ型フリップ・フロップを従来よシ小さい回路
規模で実現することを目的としているものである。<Objective of the Invention> An object of the present invention is to realize a D-type flip-flop that can set any value at any timing, with a smaller circuit scale than the conventional one.
〈発明の構成〉
本発明のＤ型フリップ・フロップは、プリセット制御信
号及びプリセット・データ信号を入力とする第１ナンド
・ゲートと、入力端子に接続される入力トランスファー
・ゲートと出力トランスファー・ゲートとの間に接続さ
れるインバータの出力及び上記プリセット制御信号を入
力とする第１オア・ゲートと、上記第１ナンド・ゲート
の出力及び上記第１オア・ゲートの出力を入力とし、そ
の出力が入力側帰還用トランスファー・ゲートヲ介して
上記インバータの入力に接続される第２ナンド・ゲート
と、出力トランスファー・ゲートの出力及び上記プリセ
ット制御信号を入力とする第２オア・ゲートと、上記第
１ナンド・ゲートの出力及び上記第２オア・ゲートの出
力を入力とし、その出力が出力端子に接続される第３ナ
ンド・ゲートとを有することを特徴とするものである。<Structure of the Invention> The D-type flip-flop of the present invention includes a first NAND gate receiving a preset control signal and a preset data signal as input, an input transfer gate and an output transfer gate connected to the input terminal. a first OR gate which receives as inputs the output of the inverter and the preset control signal connected between the gates; a second NAND gate connected to the input of the inverter via the side feedback transfer gate; a second OR gate receiving the output of the output transfer gate and the preset control signal; and the first NAND gate. The present invention is characterized in that it has a third NAND gate whose inputs are the output of the gate and the output of the second OR gate, and whose output is connected to the output terminal.
〈実施例〉
本発明に係るＤ型フリップ・フロップのシンボル図を第
１図（ａ）に、その内部回路図を第１図（ｂ）に示す。<Embodiment> A symbol diagram of a D-type flip-flop according to the present invention is shown in FIG. 1(a), and an internal circuit diagram thereof is shown in FIG. 1(b).
第１図（ｂ）に於いて、１は入力トランスファー・ゲー
ト、２は出力トランスファー・ゲート、３は入力側帰還
用トランスファー・ゲート、４は出力ＩＩ 帰還用トラ
ンスファー・グー）、５．６．７はインバータ、８，９
はオアーナンド・ゲート、１０はナンド・ゲートである
。In Fig. 1(b), 1 is the input transfer gate, 2 is the output transfer gate, 3 is the input side feedback transfer gate, 4 is the output II feedback transfer gate), 5.6.7 is inverter, 8,9
is the Ornand Gate, and 10 is the Nand Gate.
通常のセット、リセット端子付きＤ型フリップ・フロッ
プと異なる点は、Ｓ端子及びＲ端子がなく、その代わシ
にＰＣ端子及びＰＤ端子を余分に持っている点である。The difference from a normal set, D-type flip-flop with a reset terminal is that it does not have an S terminal and an R terminal, but instead has an extra PC terminal and a PD terminal.
その真理値表を以下の第１表に示す。The truth table is shown in Table 1 below.
上記真理値表から分かる通り、ｐｃ＝ｏでは通常のＤ型
フリップ・フロップとして作用し、ＰＣ’＝１ではＰＤ
の値を設定する機能がある。As can be seen from the truth table above, when pc=o, it acts as a normal D-type flip-flop, and when PC'=1, it acts as a PD flip-flop.
There is a function to set the value of.
この機能は第２図の従来回路と全く等価であるにもかか
わらず、回路規模が従来方式に比べ、ナンド・ゲート及
びインバータがそれぞれ１個ずつ少なくなっていること
がわかる。それをまとめたのが以下の第２表である。Although this function is completely equivalent to the conventional circuit shown in FIG. 2, it can be seen that the circuit scale is reduced by one NAND gate and one inverter compared to the conventional system. Table 2 below summarizes this.
〈発明の効果〉
以上詳細に説明したように、本発明によれば、任意のタ
イミングで任意の値を設定することができるＤ型フリッ
プ、・フロップを従来よシも小規模な回路で構成できる
ものであり、ＬＳＩのチップ・サイズを小さく設計でき
る極めて有用な発明である。<Effects of the Invention> As explained in detail above, according to the present invention, a D-type flip or flop that can set any value at any timing can be configured with a smaller circuit than conventional ones. This is an extremely useful invention that can reduce the size of LSI chips.
第１図（ａ）は本発明に係るＤ型フリップ・フロップの
シンボル図、同図（ｂ）は同り型フリップ・フロップの
内部回路図、第２図（ａ）は従来方式の回路図、同図（
ｂ）は同図（ａ）に於けるＤ型フリップ・フロップの内
部回路図である。
符号の説明
１：入力トランスファー・ゲート、 ２：出力トラン
スファー・ゲート、 ３：入力側帰還用トランスファー
・ゲート、 ４：出力側帰還用トランスファー・ゲート
、 ５，６．７ ：インバータ、８．９：オアーナンド
・ゲート、 １０：ナンド・ゲート。
代理人 弁理士 福 士 愛 彦（他２名）’ｔｕＪ
式を回路御
第２５１１（ａ）
８２１７ｍ（ｂ）
手続補正書
（特許庁 殿）！、小事件表
示
ｖｆ願昭６０−１３４８７１
、発明の名称
り型７リツグ・フロップ
、３．補正をする者 方式事件
との関係 特許出願人 審
査以上FIG. 1(a) is a symbol diagram of a D-type flip-flop according to the present invention, FIG. 1(b) is an internal circuit diagram of the same type flip-flop, and FIG. 2(a) is a conventional circuit diagram. Same figure (
b) is an internal circuit diagram of the D-type flip-flop in Fig. 1(a). Explanation of symbols 1: Input transfer gate, 2: Output transfer gate, 3: Transfer gate for input side feedback, 4: Transfer gate for output side feedback, 5, 6.7: Inverter, 8.9: Ornand・Gate, 10: Nando Gate. Agent Patent attorney Aihiko Fuku (and 2 others) 'tuJ
Circuit control No. 2511(a) 8217m(b) Procedural amendment (Patent Office)! , Small Case Display VF Application No. 60-134871, Title of Invention Type 7 Rig Flop, 3. Person making the amendment Relationship to formalities case Patent applicant Examination and above
Claims (1)
入力とする第１ナンド・ゲートと、 入力端子に接続される入力トランスファー・ゲートと出
力トランスファ・ゲートとの間に接続されるインバータ
の出力及び上記プリセット制御信号を入力とする第１オ
ア・ゲートと、上記第１ナンド・ゲートの出力及び上記
第１オア・ゲートの出力を入力とし、その出力が入力側
帰還用トランスファー・ゲートを介して上記インバータ
の入力に接続される第２ナンド・ゲートと、 出力トランスファー・ゲートの出力及び上記プリセット
制御信号を入力とする第２オア・ゲートと、 上記第１ナンド・ゲートの出力及び上記第２オア・ゲー
トの出力を入力とし、その出力が出力端子に接続される
第３ナンド・ゲートとを有することを特徴とするＤ型フ
リップ・フロップ。[Claims] 1. A first NAND gate receiving a preset control signal and a preset data signal as input, and an inverter connected between an input transfer gate connected to an input terminal and an output transfer gate. and a first OR gate which receives the output of the first NAND gate and the preset control signal as inputs, and a first OR gate which receives the output of the first NAND gate and the output of the first OR gate, and whose output inputs the feedback transfer gate on the input side. a second NAND gate connected to the input of the inverter via the output transfer gate; a second OR gate receiving the output of the output transfer gate and the preset control signal; an output of the first NAND gate and the preset control signal; A D-type flip-flop comprising a third NAND gate whose input is the output of the 2-OR gate and whose output is connected to the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134871A JPS61290814A (en) | 1985-06-18 | 1985-06-18 | D-type flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134871A JPS61290814A (en) | 1985-06-18 | 1985-06-18 | D-type flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290814A true JPS61290814A (en) | 1986-12-20 |
| JPH0258807B2 JPH0258807B2 (en) | 1990-12-10 |
Family
ID=15138425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134871A Granted JPS61290814A (en) | 1985-06-18 | 1985-06-18 | D-type flip-flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290814A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437114A (en) * | 1987-08-03 | 1989-02-07 | Sharp Kk | D flip flop circuit with set/reset function |
| WO2000042673A1 (en) * | 1999-01-14 | 2000-07-20 | Fujitsu Limited | Method for charging secondary cell and charger |
-
1985
- 1985-06-18 JP JP60134871A patent/JPS61290814A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437114A (en) * | 1987-08-03 | 1989-02-07 | Sharp Kk | D flip flop circuit with set/reset function |
| WO2000042673A1 (en) * | 1999-01-14 | 2000-07-20 | Fujitsu Limited | Method for charging secondary cell and charger |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258807B2 (en) | 1990-12-10 |
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