JPS61289648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61289648A JPS61289648A JP13147185A JP13147185A JPS61289648A JP S61289648 A JPS61289648 A JP S61289648A JP 13147185 A JP13147185 A JP 13147185A JP 13147185 A JP13147185 A JP 13147185A JP S61289648 A JPS61289648 A JP S61289648A
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- JP
- Japan
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- wiring
- hole
- layer
- interlayer insulating
- etching
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法、とりわけ多層配線に
おけるスルーホール形成方法に関するものである。
おけるスルーホール形成方法に関するものである。
（従来の技術）
近年、超高集積化回路装置（ＶＬＳＩ）では、高集積化
、高速化の進展にともなって多層配線構造を備えたもの
が増えつつある。また、微細化が進むにつれ、異層間の
配線どうしを接続するコンタクトのサイズも２×２μ−
以下と小さくなりつつある。このように微細なコンタク
ト窓を形成する場合、コンタクト抵抗のバラツキを抑制
することがＶＬＳＩ製造上および信頼性上の課題となる
。
、高速化の進展にともなって多層配線構造を備えたもの
が増えつつある。また、微細化が進むにつれ、異層間の
配線どうしを接続するコンタクトのサイズも２×２μ−
以下と小さくなりつつある。このように微細なコンタク
ト窓を形成する場合、コンタクト抵抗のバラツキを抑制
することがＶＬＳＩ製造上および信頼性上の課題となる
。
従来の半導体装置のスルーホール形成工程の一例を第２
図を参照して説明する。なお、簡明化のため、図にはＡ
に１配線部分のみを示すが、半導体基板上のトランジス
タ領域の各構造は従来と変わらないものとする。
図を参照して説明する。なお、簡明化のため、図にはＡ
に１配線部分のみを示すが、半導体基板上のトランジス
タ領域の各構造は従来と変わらないものとする。
第２図（ａ）に示すように、まず、シリコン基板１上に
設けた回路素子（図には示されていない）およびＰＳＧ
からなる層間絶縁膜２の上に下層Ａｌ配線３を形成した
後、下層および上層ＡＩＩ配線間の層間絶縁膜４として
例えばＰＳＧ膜を堆積する。この後、第２図（ｂ）に示
すように、ホトレジスト５をマスクにして、層間絶縁膜
４をエツチングし、スルーホール６を開孔する。この時
、エツチングガスとしてはＣＨＦ、、ＣＯ８混合ガス、
あるいはＣＨＦ３、Ｃ，Ｆ、混合ガス等が用いられる。
設けた回路素子（図には示されていない）およびＰＳＧ
からなる層間絶縁膜２の上に下層Ａｌ配線３を形成した
後、下層および上層ＡＩＩ配線間の層間絶縁膜４として
例えばＰＳＧ膜を堆積する。この後、第２図（ｂ）に示
すように、ホトレジスト５をマスクにして、層間絶縁膜
４をエツチングし、スルーホール６を開孔する。この時
、エツチングガスとしてはＣＨＦ、、ＣＯ８混合ガス、
あるいはＣＨＦ３、Ｃ，Ｆ、混合ガス等が用いられる。
これらのエツチングガスではＡｌ（配線）は全くエツチ
ングされないため、スルーホール内のＡＩ配線３上には
、エツチングの副生成物として生じたポリマー７が堆積
する。このポリマー７は炭素（Ｃ）を主成分として、他
にフッ素（Ｆ）等のエツチングガス成分、配線を構成す
る金属成分等を含んでいる。また、その厚さはエツチン
グ条件に依存するがオーバーエツチング時間とともに厚
くなり、１分間のオーバーエツチングを施した場合でも
１０００Å以上になることがある。スルーホールを開孔
後、ホトレジスト５を除去し、第２図（ｃ）に示すよう
に、上層Ａ−配線８を形成する。なお、この上層Ａ＃配
線用のＡｍをスパッタ蒸着する前に、同一チャンバー内
でＡｒスパッタエツチングを施し、スルーホール６内の
下層ＡＩ配線３上に生じた自然酸化膜（ＡｌＭＯ，、図
には示していない）を除去する工程を実施している。そ
のエツチング量は、膜厚３００人のＡｍ２ｏ３をエツチ
ング除去する程度であり、ポリマー７は完全に除去され
ずにスルーホール６内に残り、下層Ａ＃配線３と上層Ａ
ｌ配線８の間のバリアーとなる。
ングされないため、スルーホール内のＡＩ配線３上には
、エツチングの副生成物として生じたポリマー７が堆積
する。このポリマー７は炭素（Ｃ）を主成分として、他
にフッ素（Ｆ）等のエツチングガス成分、配線を構成す
る金属成分等を含んでいる。また、その厚さはエツチン
グ条件に依存するがオーバーエツチング時間とともに厚
くなり、１分間のオーバーエツチングを施した場合でも
１０００Å以上になることがある。スルーホールを開孔
後、ホトレジスト５を除去し、第２図（ｃ）に示すよう
に、上層Ａ−配線８を形成する。なお、この上層Ａ＃配
線用のＡｍをスパッタ蒸着する前に、同一チャンバー内
でＡｒスパッタエツチングを施し、スルーホール６内の
下層ＡＩ配線３上に生じた自然酸化膜（ＡｌＭＯ，、図
には示していない）を除去する工程を実施している。そ
のエツチング量は、膜厚３００人のＡｍ２ｏ３をエツチ
ング除去する程度であり、ポリマー７は完全に除去され
ずにスルーホール６内に残り、下層Ａ＃配線３と上層Ａ
ｌ配線８の間のバリアーとなる。
（発明が解決しようとする問題点）
その結果、下層Ａ＃配線３と上層Ａ−配線８のコンタク
ト抵抗が増大し、かつ、各コンタクト間の抵抗のバラツ
キも大きくなる。 １０００個の２×２μｄサイズのコ
ンタクトの１個あたりの平均抵抗が２００■Ω以上にな
ることがある。この場合、アナログ素子や差動回路を有
するディジタル素子においては、特性上重大な問題が生
じることは明らかである。
ト抵抗が増大し、かつ、各コンタクト間の抵抗のバラツ
キも大きくなる。 １０００個の２×２μｄサイズのコ
ンタクトの１個あたりの平均抵抗が２００■Ω以上にな
ることがある。この場合、アナログ素子や差動回路を有
するディジタル素子においては、特性上重大な問題が生
じることは明らかである。
（問題点を解決するための手段）
上記問題点を解決するために、層間絶縁層にスルーホー
ル用孔を開孔する工程で、下層導電層をエツチングする
成分を含んだガスを用いて層間絶縁層をエツチングし、
開孔するものである。
ル用孔を開孔する工程で、下層導電層をエツチングする
成分を含んだガスを用いて層間絶縁層をエツチングし、
開孔するものである。
（作 用）
本発明によれば、オーバーエツチング中、スルーホール
内の下層導電層もエツチングされるため、下層導電層上
にポリマーは堆積せず、常に低いコンタクト抵抗を得る
ことが可能となる。
内の下層導電層もエツチングされるため、下層導電層上
にポリマーは堆積せず、常に低いコンタクト抵抗を得る
ことが可能となる。
（実施例）
以下、ＭＯ８型半導体装置の製造に本発明を適用した一
実施例を、第１図（ａ）〜（ｃ）の製造工程を示す断面
図を用いて説明する。なお、簡明化のため１図にはＡに
１配線部分のみを示し、トランジスタ領域は示していな
い。
実施例を、第１図（ａ）〜（ｃ）の製造工程を示す断面
図を用いて説明する。なお、簡明化のため１図にはＡに
１配線部分のみを示し、トランジスタ領域は示していな
い。
第１図（ａ）に示すように、まず、シリコン基板１上に
所定のＬＯＧＯ８酸化膜、ゲート酸化膜、ポリシリコン
ゲート、ソース・ドレイン拡散層等の形成処理を行なっ
た後、これらを覆う層間絶縁膜２としてＰＳＧ膜を形成
し、次いで、下層ＡＭ配線３を形成する。更に、層間絶
縁膜４としてＰＳＧ膜を被着する０次に、第１図（ｂ）
に示すように、ホトレジスト５をマスクにして層間絶縁
膜４をエツチングし、スルーホール６を開孔する。この
時、エツチングガスとして、ＣＨＦ、、Ｃ０８（比率１
：１）混合ガスに１〜５％の塩素ガスを添加したものを
使用する。この後、ホトレジスト５を除去し、第１図（
ｃ）に示すように、上層Ａ＃配線８を形成し、Ａに１配
線が完成する。なお。
所定のＬＯＧＯ８酸化膜、ゲート酸化膜、ポリシリコン
ゲート、ソース・ドレイン拡散層等の形成処理を行なっ
た後、これらを覆う層間絶縁膜２としてＰＳＧ膜を形成
し、次いで、下層ＡＭ配線３を形成する。更に、層間絶
縁膜４としてＰＳＧ膜を被着する０次に、第１図（ｂ）
に示すように、ホトレジスト５をマスクにして層間絶縁
膜４をエツチングし、スルーホール６を開孔する。この
時、エツチングガスとして、ＣＨＦ、、Ｃ０８（比率１
：１）混合ガスに１〜５％の塩素ガスを添加したものを
使用する。この後、ホトレジスト５を除去し、第１図（
ｃ）に示すように、上層Ａ＃配線８を形成し、Ａに１配
線が完成する。なお。
この上層Ａｍ配線用のＡＪをスパッタ蒸着する前に、同
一チャンバー内でＡｒスパッタエツチングを施し、スル
ーホール内の下層Ａ＃配線上に成長した自然酸化膜を除
去する。
一チャンバー内でＡｒスパッタエツチングを施し、スル
ーホール内の下層Ａ＃配線上に成長した自然酸化膜を除
去する。
上記実施例では、エツチングガスに、ＡＩをエツチング
する塩素ガスが含まれており、オーバーエツチング中、
常に、スルーホール内の下層ＡＮ配線３の表面がエツチ
ングされているため、スルーホール内にポリマーの堆積
が生じない０本実施例では、１０００個の２×２μｄサ
イズのコンタクトの１個あたりの平均抵抗が１００ｍΩ
以下の低いコンタクト抵抗値が得られた。
する塩素ガスが含まれており、オーバーエツチング中、
常に、スルーホール内の下層ＡＮ配線３の表面がエツチ
ングされているため、スルーホール内にポリマーの堆積
が生じない０本実施例では、１０００個の２×２μｄサ
イズのコンタクトの１個あたりの平均抵抗が１００ｍΩ
以下の低いコンタクト抵抗値が得られた。
なお、実施例では下層配線としてＡｌを用いたが、その
他の金属配線を用いた場合でも、その金属をエツチング
する成分を、層間絶縁層をエツチングするガスに添加す
ることにより、同様の効果が得られることは明らかであ
る。
他の金属配線を用いた場合でも、その金属をエツチング
する成分を、層間絶縁層をエツチングするガスに添加す
ることにより、同様の効果が得られることは明らかであ
る。
（発明の効果）
以上説明したように１本発明によれば、スルーホール内
の下層導電層上にポリマーの堆積がなく、従って、コン
タクト抵抗が小さく、電気的性能の良い、多層配線構造
を得ることができる。
の下層導電層上にポリマーの堆積がなく、従って、コン
タクト抵抗が小さく、電気的性能の良い、多層配線構造
を得ることができる。
第１図（ａ）〜（Ｃ）は、本発明の一実施例の製造工程
を示す断面図、第２図（ａ）〜（ｃ）は、従来例の製造
工程を示す断面図である。 １ ・・・シリコン基板、 ２，４・・・層間絶縁膜（
ｐｓａ膜）、 ３ ・・・下層Ａ＃配線、５ ・・・ホ
トレジスト、 ６ ・・・スルーホール。 ７・・・ポリマー、 ８ ・・・上層ＡＩ配線。 特許出願人 松下電子工業株式会社 第１図 ５・・・ λ・Ｙレゾスト
を示す断面図、第２図（ａ）〜（ｃ）は、従来例の製造
工程を示す断面図である。 １ ・・・シリコン基板、 ２，４・・・層間絶縁膜（
ｐｓａ膜）、 ３ ・・・下層Ａ＃配線、５ ・・・ホ
トレジスト、 ６ ・・・スルーホール。 ７・・・ポリマー、 ８ ・・・上層ＡＩ配線。 特許出願人 松下電子工業株式会社 第１図 ５・・・ λ・Ｙレゾスト
Claims (2)
- （１）多層配線構造を有する半導体装置の、上層導電層
と下層導電層とを接続するための層間絶縁層のスルーホ
ール用穿孔工程において、前記下層導電層をエッチング
する成分を含むガスを用いて前記層間絶縁層をエッチン
グし、穿孔することを特徴とする半導体装置の製造方法
。 - （２）下層導電層がアルミニウム（Ａｌ）であり、かつ
下層導電層をエッチングする成分が塩素（Ｃｌ＿２）ガ
ス若しくは塩素を含む化合物であることを特徴とする特
許請求の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13147185A JPS61289648A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13147185A JPS61289648A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289648A true JPS61289648A (ja) | 1986-12-19 |
Family
ID=15058741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13147185A Pending JPS61289648A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013018137A1 (ja) * | 2011-08-03 | 2013-02-07 | パナソニック株式会社 | 表示パネル装置及びその製造方法 |
| CN105789219A (zh) * | 2016-03-22 | 2016-07-20 | 京东方科技集团股份有限公司 | 一种用于制造显示面板的方法、显示面板以及显示装置 |
-
1985
- 1985-06-17 JP JP13147185A patent/JPS61289648A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013018137A1 (ja) * | 2011-08-03 | 2013-02-07 | パナソニック株式会社 | 表示パネル装置及びその製造方法 |
| JPWO2013018137A1 (ja) * | 2011-08-03 | 2015-02-23 | パナソニック株式会社 | 表示パネル装置及びその製造方法 |
| US9093327B2 (en) | 2011-08-03 | 2015-07-28 | Panasonic Corporation | Display panel device and method of manufacturing display panel device |
| CN105789219A (zh) * | 2016-03-22 | 2016-07-20 | 京东方科技集团股份有限公司 | 一种用于制造显示面板的方法、显示面板以及显示装置 |
| CN105789219B (zh) * | 2016-03-22 | 2018-07-27 | 京东方科技集团股份有限公司 | 一种用于制造显示面板的方法、显示面板以及显示装置 |
| US10290659B2 (en) | 2016-03-22 | 2019-05-14 | Boe Technology Group Co., Ltd. | Methods for manufacturing display panels having reduced contact resistance, display panels and display devices |
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