JPS61288439A - Semiconductor device - Google Patents

Abstract

PURPOSE:To prevent a cracking from happening by increasing the contraction and expansion properties by a method wherein a slit is provided in the longitudinal direction of a lower wiring at the step difference part of an intersectional region in the lower wiring of multilayer wiring. CONSTITUTION:An electrode contact window is formed on an insulating film 8 composed of silicon dioxde etc. formed on a semiconductor substrate 1 wherein element such as memory circuit etc. is formed and then a film such as aluminium etc. is formed on overall surface. Then the electrode contact window is patterned to form a lower wiring 3. The lower layer wiring 3 is composed of an electrode pad part 31 and a pad lead out part 32 while a slit 33 is provided in the intersectional region with an upper layer wiring to be formed in the next process. After covering the electrode pad part 31 etc. with resist etc., an interlayer insulating film 4 made of silicon dioxide etc. is formed. Moreover, an aluminium film etc. later formed is patterned to form the upper layer wiring 5. Finally plastic package etc. is provided.

Description

【発明の詳細な説明】 〔概要〕 多層配線を有する半導体装置特にプラスチックパッケー
ジの施された半導体装置において、多層配線材の熱膨張
係数とカバー絶縁膜の材料の熱膨張係数との差にもとづ
きサーマルサイクリングにと−もなって不可避的に発生
するストレスの集中により、多層配線の交叉領域にクラ
ックが発生することの防止された半導体装置である。[Detailed Description of the Invention] [Summary] In a semiconductor device having multilayer wiring, especially a semiconductor device with a plastic package, thermal expansion is caused based on the difference between the thermal expansion coefficient of the multilayer wiring material and the thermal expansion coefficient of the material of the cover insulating film. The present invention is a semiconductor device in which cracks are prevented from occurring in the intersection areas of multilayer wiring due to the concentration of stress that inevitably occurs with cycling.

この半導体装置は、多層配線の下層の配線に、交叉領域
の段差部において、下層の配線の長手方向と平行にスリ
ットが設けられ、ストレスが分散されて、ストレスがこ
こに集中することが防止されている。In this semiconductor device, a slit is provided in the lower layer wiring of the multilayer wiring in parallel to the longitudinal direction of the lower layer wiring at the stepped portion of the intersection region, so that stress is dispersed and stress is prevented from concentrating here. ing.

〔産業上の利用分野〕[Industrial application field]

本発明は、半導体装置に関する。特に、多層配線を有す
る半導体装置が反復加熱冷却されても、その配線交叉部
にクラックが発生しないようにする改良に関する。The present invention relates to a semiconductor device. In particular, the present invention relates to an improvement that prevents cracks from occurring at wiring intersections even when a semiconductor device having multilayer wiring is repeatedly heated and cooled.

〔従来の技術〕[Conventional technology]

半導体装置には、集積度を向上するために、複数層の金
属配線が層間絶縁膜を挟んで重ねられた多層配線が使用
される傾向がある。Semiconductor devices tend to use multilayer wiring in which multiple layers of metal wiring are stacked with interlayer insulating films in between to improve the degree of integration.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

多層配線を有する半導体装置は、その下層の幅が広くな
ると、半導体装置表面にクラックが発生する欠点がある
。この欠点の原因は、配線をなす金属の熱膨張係数とカ
バー絶縁膜の熱膨張係数との差が大きいため、配線交叉
部にストレスが集中するためと考えられている。A semiconductor device having multilayer wiring has a drawback that cracks occur on the surface of the semiconductor device when the width of the lower layer becomes wide. The cause of this defect is thought to be that stress is concentrated at the wiring intersections due to the large difference between the coefficient of thermal expansion of the metal forming the wiring and the thermal expansion coefficient of the cover insulating film.

この′クラックの発生する確率は、プラスチックパッケ
ージが施された場合顕著に大きくなる。そのため、この
欠点を解消するため、従来技術においては、カバー絶縁
膜とプラスチックパッケージとの間にポリイミド等の緩
衝材の膜を設けることがなされているが、か〜る緩衝材
の膜を設けるという付加的要素を必要とする反面、その
効果は。The probability of this crack occurring increases significantly when a plastic package is used. Therefore, in order to eliminate this drawback, in the conventional technology, a film of a buffering material such as polyimide is provided between the cover insulating film and the plastic package. While it requires additional elements, its effectiveness is...

必ずしも満足すべきものではない。It's not necessarily something to be satisfied with.

本発明の目的は、この欠点を解消することにあり、多層
配線を有する半導体装置特にか覧る構造の半導体装置に
プラスチックパッケージの施された半導体装置にサーマ
ルサイクリングが加えられても、配線交叉部にクラック
が発生しないようにする改良に関する。An object of the present invention is to eliminate this drawback, and even if thermal cycling is applied to a semiconductor device having multilayer wiring, especially a semiconductor device with a visible structure, and a semiconductor device with a plastic package, Regarding improvements to prevent cracks from occurring.

〔問題点を解決するための手段〕[Means for solving problems]

上記の目的を達成するために本発明が採った手段は、第
１（ａ）図、第１　（ｂ）図に示すように、多層配線が
交叉する領域の段差部において、この多層配線の下層の
配線３に、その長手方向に延びるスリット３３を設ける
ことである０図において、ｌは半導体基板であり、２は
絶縁膜であり、３は下層配線であり、３３がその交叉領
域の段差部に設けられたスリットであり、４は居間絶縁
膜であり、５は上層配線である。The means taken by the present invention to achieve the above object is as shown in FIG. In Figure 0, 1 is a semiconductor substrate, 2 is an insulating film, 3 is a lower wiring, and 33 is a stepped portion in the intersection area. 4 is a living room insulating film, and 5 is an upper layer wiring.

〔作用〕[Effect]

多層配線の下層の幅が広いとき上記の欠点が顕著であり
、このとき、配線金属の熱膨張係数とカバー絶縁膜の熱
膨張係数との差にもとづくストレスが配線交叉部に集中
する事実に鑑み、多層配線の交叉する領域の段差部にお
いて下層配線の伸縮性を増加すれば、上記の熱膨張係数
の差にもとづくストレスが分散されて、このストレスが
配線交叉部に集中することを避けることができるとの着
想を得て、この着想を具体化するために、下層配線に第
１　（ａ）図、第１　（ｂ）図に示すようなスリットを
形成した試作品を製作して、実験を繰り返した結果、上
記の手段がクラック発生の防止に効果のあることが確認
された。In view of the fact that the above-mentioned drawbacks are noticeable when the width of the lower layer of multilayer wiring is wide, and in this case, stress due to the difference between the coefficient of thermal expansion of the wiring metal and the thermal expansion coefficient of the cover insulating film is concentrated at the wiring intersections. If the elasticity of the lower layer wiring is increased at the stepped portion in the area where the multilayer wiring intersects, the stress caused by the difference in the thermal expansion coefficient mentioned above will be dispersed, and this stress will be prevented from concentrating on the intersecting portion of the wiring. In order to make this idea a reality, we fabricated a prototype with slits shown in Figures 1(a) and 1(b) in the lower wiring and conducted experiments. As a result of repeated testing, it was confirmed that the above method was effective in preventing the occurrence of cracks.

〔実施例〕〔Example〕

以下、図面を参照しつへ、本発明の一実施例に係る半導
体装置について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings.

第２図、第３図参照 その中にメモリ回路等の素子が形成された半導体基板１
上に形成された二酸化シリコン等よりなる絶縁膜２に電
極コンタクト窓（図示せず）を形成した後、全面にアル
ミニウム等の膜を形成し。See Figures 2 and 3. Semiconductor substrate 1 in which elements such as memory circuits are formed.
After forming an electrode contact window (not shown) on the insulating film 2 made of silicon dioxide or the like formed thereon, a film of aluminum or the like is formed on the entire surface.

これをパターニングして下層配線３を形成する。This is patterned to form the lower layer wiring 3.

この下層配線３は、電極パッド部３１とパッド引き出し
部３２とよりなり、次工程で形成される上層の配線との
交叉領域には、図示するように、スリット３３が設けら
れている。This lower layer wiring 3 consists of an electrode pad portion 31 and a pad lead-out portion 32, and a slit 33 is provided in the area where it intersects with the upper layer wiring to be formed in the next step, as shown.

第４図、第５図参照 電極パッド部３１等をレジスト等（図示せず）をもって
カバーした後、二酸化シリコン等よりなる居間絶縁８！
４を形成する。さらに、アルミニウム等の膜を形成した
後、これをパターニングして上層配線５を形成する。Refer to FIGS. 4 and 5. After covering the electrode pad portion 31, etc. with a resist or the like (not shown), the living room insulation 8! is made of silicon dioxide or the like.
form 4. Furthermore, after forming a film of aluminum or the like, this is patterned to form upper layer wiring 5.

その後、所望により、プラスチックパッケージが施され
る。A plastic package is then applied, if desired.

以上の工程をもって形成された半導体装置の二層配線は
、その交叉領域の段差部にスリットが設けられており、
この部分において、下層配線の伸縮性が向上されている
ので、ここにストレスが集中することがなく、クラック
の発生が防止される。In the two-layer wiring of the semiconductor device formed through the above steps, a slit is provided in the stepped portion of the intersection region.
Since the stretchability of the lower layer wiring is improved in this portion, stress is not concentrated here, and cracks are prevented from occurring.

〔発明の効果〕〔Effect of the invention〕

以上説明せるとおり、本発明に係る半導体装置において
は、多層配線の下層配線に、交叉領域の段差部において
、下層配線の長手方向にスリットが設けられ、この下層
配線の伸縮性が増大されているので、この半導体装置に
プラスチックパッケージが施された場合でも、サーマル
サイクリングにともなって不可避的に発生するストレス
が分散されてここに集中することが有効に防止され、ク
ラックの発生が防止される。As explained above, in the semiconductor device according to the present invention, a slit is provided in the lower layer wiring of the multilayer wiring in the longitudinal direction of the lower layer wiring at the stepped portion of the intersection region, and the elasticity of the lower layer wiring is increased. Therefore, even if this semiconductor device is provided with a plastic package, the stress that inevitably occurs due to thermal cycling is dispersed and effectively prevented from concentrating there, thereby preventing the occurrence of cracks.

【図面の簡単な説明】[Brief explanation of drawings]

第１（ａ）図、第１（ｂ）図は、本発明に係る半導体装
置の平面図とＡ−Ａ断面図である。 第２図、第４図は、本発明の一実施例に係る半導体装置
の工程を示す平面図である。 第３図、第５図は、本発明の一実施例に係る半導体装置
の工程を示すＢ−Ｂ断面図である。 １・・・半導体基板、　２拳・・絶縁膜、３・・・下層
配線、　３１・・・電極パッド部、３２φ・・パッド引
き出し部、　３３・・・スリット、　　４・・・層間絶
縁膜、　　５・・拳上層配線。 参浴ｉ］１１１＾Ａ−Ａ町ｉ日 第１　（ｂ）　ＩＩ ″Ｌ肴図 第２図FIG. 1(a) and FIG. 1(b) are a plan view and a sectional view taken along line AA of a semiconductor device according to the present invention. FIGS. 2 and 4 are plan views showing steps of a semiconductor device according to an embodiment of the present invention. FIGS. 3 and 5 are sectional views taken along line BB, showing steps of a semiconductor device according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Insulating film, 3... Lower layer wiring, 31... Electrode pad part, 32φ... Pad extension part, 33... Slit, 4... Interlayer insulating film, 5. Upper layer wiring. Visiting Bath i] 111^ A-A Town Day i 1st (b) II ″L Appetizer Map Figure 2

Claims (1)

【特許請求の範囲】 多層配線を有する半導体装置において、 前記多層配線の下層の配線（３）には交叉領域の段差部
において、該下層の配線（３）の伸延する方向と平行に
スリット（３３）が設けられてなることを特徴とする半
導体装置。[Scope of Claims] In a semiconductor device having a multilayer wiring, the wiring (3) in the lower layer of the multilayer wiring is provided with a slit (33) in a stepped portion of the intersection area in parallel to the direction in which the lower wiring (3) extends. ) is provided.