JPS61286988A - Ic card - Google Patents
Ic cardInfo
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- JPS61286988A JPS61286988A JP60128882A JP12888285A JPS61286988A JP S61286988 A JPS61286988 A JP S61286988A JP 60128882 A JP60128882 A JP 60128882A JP 12888285 A JP12888285 A JP 12888285A JP S61286988 A JPS61286988 A JP S61286988A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＩＣチップをその内部に含むＩＣカードに関す
るものであり、特にＩＣチップおよびその周辺回路部を
外部回路と接続するための電極を備えたＩＣカードに関
するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to an IC card containing an IC chip therein, and more particularly to an IC card having an electrode for connecting an IC chip and its peripheral circuitry to an external circuit. It's about cards.
従来の技術
ＩＣカードのコンセプトおよびＩＣカードの構成法につ
いては、たとえば、Ｐａｕｌ Ｐａｒｍｅｎｔｉｅｒ著
“電子のメモリーカード：その周辺技術” （“Ｅｌｅ
ｃｔｒｏｎｉｃ Ｍｅｍｏｒｙ Ｃａｒｄ ： Ｔｅｃ
ｈｎｏｌｏｇｉｅｓ ａｒｒｏｕｎｄｉｔ” ＞ ＩＮ
Ｃ１９８２Ｐｒｏｃｅｅｄｉｎｇｓ、Ｔｏｋｙｏ、Ｍａ
ｙ ２４−２８゜１ｉ３８２ Ｐ、４３１３〜４４５に
示されている。Conventional technology The concept of IC cards and how they are constructed can be found in, for example, "Electronic Memory Cards: Peripheral Technologies" by Paul Parmentier.
ctronic Memory Card: Tec
hnologies” > IN
C1982Proceedings, Tokyo, Ma.
y 24-28°1i382 P, 4313-445.
即ち、このＩＣカードのコンセプトは、名刺サイズ大で
広く使用されている磁気カードの安全性をより高めるた
めに発案されたものであり、従来と同様の磁気ストライ
プを有するＰＶＣカードの内部にＩＣチップを埋設し、
その電極部をカード表面に露出させる構造のものである
。In other words, the concept of this IC card was devised to further enhance the security of business card-sized and widely used magnetic cards. buried,
It has a structure in which the electrode portion is exposed on the card surface.
上記のように、電極部をカード表面に露出させた場合、
ガードの材質にもよるが、上記の電極部に静電荷が付着
する場合が多く、ＩＣチップとしてＭＯＳ構造のメモリ
チップを導入する場合にはＩＣチップが静電荷により破
壊されやすい。As mentioned above, when the electrode part is exposed on the card surface,
Although it depends on the material of the guard, static charges often adhere to the above-mentioned electrode portions, and when a MOS structure memory chip is used as an IC chip, the IC chip is likely to be destroyed by static charges.
これを防止するための静電荷対策として、これまでいく
つかの案が示されている。To date, several proposals have been proposed as countermeasures against static charges to prevent this.
たとえば、上記電極部の周辺をアースに接続されたシー
ルド用電極で覆う方法が、特開昭５７−１８８８４８号
公報゛電子回路を静電荷から保護する装置”に示され、
また、半導電性回路基板上に上記電極部の各電極を構成
したり、上記各電極間に抵抗素、子を接続したり、さら
には、上記各電極間にまたがって半導電性接着材料が付
着されるような構造を採用することにより上記電極部の
各電極間に微少な電流通路を設け、静電荷対策とする方
法が、それぞれ特開昭５９−２２３５３号公報“”ＩＣ
カード”、同、昭５９−２２３５４号公報“ＩＣカード
゛°、同、昭５９−２２３５５号公報” Ｉ Ｃカード
°゛に示されている。For example, a method of covering the periphery of the electrode portion with a shielding electrode connected to ground is disclosed in Japanese Patent Application Laid-Open No. 57-188848, "Device for Protecting Electronic Circuits from Static Charges,"
In addition, each electrode of the electrode section may be formed on a semiconductive circuit board, a resistive element or a resistor may be connected between each of the electrodes, and a semiconductive adhesive material may be applied between each of the electrodes. A method of providing a minute current path between each electrode of the electrode section by adopting a structure in which the electrodes are attached to each other as a countermeasure against static charge is disclosed in Japanese Patent Laid-Open No. 59-22353 "IC".
``Card'', published in 1982-22354;
発明が解決しようとする問題点
上記のようにＩＣカードの静電荷対策は極めて重要な問
題であり、種々の対策が提案されつつある。上記のシー
ルド用電極を使用する方法では、不用意に静電荷が各電
極に付与される確率は減少するが零にはなし得す、また
、各電極間に微少な電流通路を設ける方法も、電流通ｉ
のインピーダンスが大きい場合、静電荷による電位の上
昇は大きいため完全な静電荷対策とならず、電流通路の
インピーダンスを下げれば、各電極間で信号のリークが
生じ、新たな問題が発生する。Problems to be Solved by the Invention As mentioned above, countermeasures against static charges in IC cards are an extremely important problem, and various countermeasures are being proposed. With the above method of using shielding electrodes, the probability that static charge is inadvertently applied to each electrode decreases, but it cannot be reduced to zero.Also, the method of providing a minute current path between each electrode reduces the Tsui i
If the impedance of the current path is large, the rise in potential due to static charges is large, so it is not a complete countermeasure against static charges.If the impedance of the current path is lowered, signal leakage will occur between each electrode, creating a new problem.
本発明は上記のような点に鑑みてなされたものであり、
簡単な構成により優れた耐静電荷特性を有するＩＣカー
ドを得ることを目的としている。The present invention has been made in view of the above points,
The object of the present invention is to obtain an IC card having an excellent antistatic property with a simple structure.
問題点を解決するための手段
本発明は上記問題点を解決するため、ＩＣチップおよび
その周辺回路部と接続され、且つＩＣカード表面に設け
られた各電極部と、上記ＩＣチップおよび周辺回路部の
アース電極との間に。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides electrode sections connected to the IC chip and its peripheral circuit section and provided on the surface of the IC card, and the IC chip and the peripheral circuit section. between the earth electrode.
それぞれ低いなだれ降服電圧を有するデプレッション型
ＦＥＴ素子を設け、これらデプレッション型ＦＥＴ素子
のドレインを前記のＩＣカード表面に設けられた各電極
部に保護用抵抗素子を介して又は介さずに接続し、その
ソースを前記のアース電極に接続し、そのゲートには、
ＩＣカード表面に設けられた直流電源接続用電極と前記
アース電極との間に設けたバイアス回路を接続し、この
バイアス回路を、ＩＣカードの使用時には前記各ＦＥＴ
素子をオフとし、ＩＣカードの不使用時には前記各ＦＥ
Ｔ素子のゲート・ソース間電圧を零とし、ドレイン・ソ
ース間を低インピーダンス値に保持するバイアスとし、
上記ＩＣカード表面に設けられた上記各電極部に不用意
に静電荷が与えられても各電極部の電位が大幅に上昇し
ない優れた耐静電荷特性を有するＩＣカードを構成した
ものである。Depression type FET elements each having a low avalanche breakdown voltage are provided, and the drains of these depression type FET elements are connected to each electrode portion provided on the surface of the IC card with or without a protective resistance element, and the The source is connected to the ground electrode, and the gate is connected to the ground electrode.
A bias circuit provided between the DC power connection electrode provided on the surface of the IC card and the ground electrode is connected, and this bias circuit is connected to each of the FETs when the IC card is used.
When the IC card is not used, each FE is turned off.
The voltage between the gate and source of the T element is set to zero, and the bias is set to maintain a low impedance value between the drain and source.
The IC card has an excellent anti-static property in which the potential of each electrode part does not increase significantly even if static charge is inadvertently applied to each electrode part provided on the surface of the IC card.
作用
本発明は上記の構成により、ＩＣカード不使用時には、
ＩＣカード表面に設けられた各電極部とアースとの間は
、零バイアスされた低いなだれ降服電圧を有するデプレ
ッション型ＦＥＴ素子のドレイン拳ソース間の低いイン
ピーダンスで接続され、各電極部に不用意に静電荷が付
与されても、その電極部の電位は大して上昇せず、ＩＣ
カード内に設けられたＩＣチップを静電荷による破壊か
ら保護することができ、極めて安定なＩＣカードを得る
ことができる。Effect of the present invention With the above configuration, when the IC card is not used,
Each electrode section provided on the surface of the IC card and the ground are connected through a low impedance between the drain and source of a depletion type FET element which is zero biased and has a low avalanche breakdown voltage. Even if an electrostatic charge is applied, the potential of the electrode does not increase much, and the IC
The IC chip provided in the card can be protected from destruction due to static charge, and an extremely stable IC card can be obtained.
また、ＩＣカードを動作させるための、直流電源を利用
し、バイアス回路を動作させ、ＩＣカード使用時に上記
ＦＥＴ素子をオフにすることにより別個にこのＦＥＴ素
子をオフにするための制御電圧印加端子が不要となり、
従来のＩＣカードとコンパチブルな電極構成で静電破壊
に対して極めて安定なＩＣカードを得ることができる。In addition, a control voltage application terminal is used to operate a bias circuit using a DC power supply to operate an IC card, and to separately turn off the FET element by turning off the FET element when the IC card is used. is no longer necessary,
With an electrode configuration compatible with conventional IC cards, it is possible to obtain an IC card that is extremely stable against electrostatic damage.
実施例 以下、本発明の実施例について説明する。Example Examples of the present invention will be described below.
第１図は本発明の一実施例に係るＩＣカードの表面電極
部を中心に示す回路図、第２図はＳｉの片側階段接合で
のなだれ降服電圧と不純物濃度の関係を表す図であり、
第３図は低いなだれ降服電圧を有するＰチャンネル デ
プレッション型ＦＥＴ素子のドレイン・ソース特性を示
す特性図である。FIG. 1 is a circuit diagram mainly showing the surface electrode part of an IC card according to an embodiment of the present invention, and FIG. 2 is a diagram showing the relationship between avalanche breakdown voltage and impurity concentration in a one-sided step junction of Si.
FIG. 3 is a characteristic diagram showing the drain-source characteristics of a P-channel depletion type FET element having a low avalanche breakdown voltage.
第１図において、ｌはＩＣチップであり、２から９まで
はＩＣカード表面の電極端子で、各電極部を示す、ここ
で電極端子２は電源接続用の電源電極、電極端子９はア
ース電極であり、電極端子２と９との間に抵抗素子１０
、！ｌが接続されており、これら抵抗素子１０．１１は
低いなだれ降服電圧を有するデプレッション型ＦＥＴ素
子１２．１３．１４に対してバイアス回路として動作す
る。In Figure 1, 1 is an IC chip, 2 to 9 are electrode terminals on the surface of the IC card, and each electrode part is shown. Here, electrode terminal 2 is a power supply electrode for power connection, and electrode terminal 9 is a ground electrode. , and a resistive element 10 is connected between electrode terminals 2 and 9.
,! 1 are connected, and these resistive elements 10.11 act as a bias circuit for depletion type FET elements 12.13.14 having a low avalanche breakdown voltage.
電極端子２から８とアース電極端子９との間にはそれぞ
れ低いなだれ降服電圧を有するデプレッション型ＦＥＴ
素子１２から１４（ＦＥＴ素子１５〜１８は図示せず）
のドレインとソースが接続され、上記各ＦＥＴ素子のゲ
ートは抵抗素子１０．１１で構成されるバイアス回路に
接続されている。Depression type FETs each having a low avalanche breakdown voltage are connected between electrode terminals 2 to 8 and ground electrode terminal 9.
Elements 12 to 14 (FET elements 15 to 18 are not shown)
The drain and source of each FET element are connected to each other, and the gate of each FET element is connected to a bias circuit composed of resistor elements 10 and 11.
ここで、なだれ降服電圧はＦＥＴ素子の生産の過程で注
入される不純物の量によって制御され、第２図にはＳｔ
の片側階段接合でのなだれ降服電圧と不純物濃度の関係
を示した。第２図によると、１０ｃｍ以上の不純物濃度
を実現すれば相当低いなだれ降服電圧が得られることが
わかる。Here, the avalanche breakdown voltage is controlled by the amount of impurities injected during the production process of the FET device, and FIG.
The relationship between avalanche breakdown voltage and impurity concentration in a one-sided step junction is shown. According to FIG. 2, it can be seen that if an impurity concentration of 10 cm or more is achieved, a considerably low avalanche breakdown voltage can be obtained.
上記のような不純物濃度の場合、ＦＥＴ素子のドレイン
電流とドレイン・ソース間電圧の特性は第３図に示すよ
うになり、低いなだれ降服電圧を有するものとなる。In the case of the impurity concentration as described above, the characteristics of the drain current and drain-source voltage of the FET element are as shown in FIG. 3, and the FET element has a low avalanche breakdown voltage.
第１図において、このＩＣカード不使用時には各電極端
子２から９には何等他の外部回路が接続されず、各ＦＥ
Ｔ素子１２から１４のドレイン・ソース間インピーダン
スは、ゲート・ソース間電圧が零のため１５０オ一ム程
度の低い値を示し、各電極端子２から８は十分低いイン
ピーダンスでアースに接続されていることになる。In Fig. 1, when this IC card is not used, no other external circuit is connected to each electrode terminal 2 to 9, and each FE
The drain-source impedance of T elements 12 to 14 shows a low value of about 150 ohms because the gate-source voltage is zero, and each electrode terminal 2 to 8 is connected to ground with a sufficiently low impedance. It turns out.
したがって、この場合、電極端子２から８に対し不用意
に静電荷が付与されても、それらの各電極端子の電位は
大幅に上昇することなく、ＩＣカード内部の回路を保護
することができる。Therefore, in this case, even if electrostatic charges are inadvertently applied to the electrode terminals 2 to 8, the potential of each of the electrode terminals does not increase significantly, and the circuit inside the IC card can be protected.
このように構成されているＩＣカードに対し、情報の読
出し、書込みを行なうためには、上記各ＦＥＴ素子１２
から１４をオフ状態にして使用することが望ましいが、
これは第３図の特性からも明らかなように、そのゲート
に１ボルト程度の直流電圧を与えればよく、電源電極端
子２とアース電極端子９間に設けられたバイアス回路は
、これを実現するために設けられたものである。In order to read and write information to the IC card configured in this manner, each of the FET elements 12 described above must be used.
It is desirable to use it with 14 turned off, but
As is clear from the characteristics shown in Figure 3, this can be achieved by applying a DC voltage of about 1 volt to the gate, and the bias circuit provided between the power supply electrode terminal 2 and the earth electrode terminal 9 can achieve this. It was established for this purpose.
以上の説明では電源電極端子２に正の直流電圧が加えら
れることを想定し、低いなだれ降服電圧を有するＰチャ
ンネル 接合型ＦＥＴを用いて説明したが、電源電極端
子２に負の直流電圧が、加えられる場合には低いなだれ
降服電圧を有するＮチャンネル型のＦＥＴを用いればよ
いのは云うまでもない。In the above explanation, it is assumed that a positive DC voltage is applied to the power supply electrode terminal 2, and a P-channel junction FET with a low avalanche breakdown voltage is used. Needless to say, when the voltage is applied, an N-channel type FET having a low avalanche breakdown voltage may be used.
また、第１図における各電極端子２から９までの静電荷
に対する耐性を向上させるために、電極端子２から８ま
での各電極端子とアース電極端子９間に抵抗素子を接続
してもよいのは勿論である。Furthermore, in order to improve the resistance of each electrode terminal 2 to 9 in FIG. Of course.
さらに、ここでは低いなだれ降服電圧を有するデプレッ
ション型ＦＥＴ素子として接合型ＦＥＴ素子につき説明
したが、ＭＯ５型ＦＥＴ素子も全く同様に採用しうるの
は勿論である。Furthermore, although a junction FET element has been described here as a depletion type FET element having a low avalanche breakdown voltage, it goes without saying that an MO5 type FET element can also be employed in the same manner.
また、これらの低いなだれ降服電圧を有するデプレッシ
ョン型ＦＥＴ素子を、ＩＣカード用ＩＣチップに同時に
モノシリツクな形で作り込んで使用した方が、経済性を
考慮すれば望ましいことは云うまでもない。Moreover, it goes without saying that it is desirable from economical considerations to use these depletion type FET elements having a low avalanche breakdown voltage by simultaneously fabricating them in a monolithic form in an IC chip for an IC card.
以上に述べた本実施例の回路に対し、より対静電気耐性
を向上させるため、各電極端子２から８に直列に保護用
抵抗素子を設け、この保護用抵抗素子が各電極端子２か
ら８に不用意に静電荷が与えられたとき、ＦＥＴ素子に
流れる電流を制限するようにし、他の動作は第１図のそ
れと全く同じであるようにしてもよい。In order to further improve the anti-static resistance of the circuit of this embodiment described above, a protective resistive element is provided in series with each electrode terminal 2 to 8, and this protective resistive element is connected to each electrode terminal 2 to 8. When an electrostatic charge is inadvertently applied, the current flowing through the FET element may be limited, and other operations may be exactly the same as those in FIG. 1.
なお、第１図に示すバイアス回路は最も簡単な場合のも
のを示しており、本発明の主旨を逸脱しない範囲で様々
に変更しうるのは云うまでもない。Note that the bias circuit shown in FIG. 1 shows the simplest case, and it goes without saying that various changes can be made without departing from the spirit of the present invention.
発明の効果
上記のように本発明によれば、簡単な構成により静電荷
に対して極めて耐性のあるＩＣカードを得ることができ
、安全性が高まった。又、ＩＣカードの使用時には直流
電源が接続されることによって、バイアス回路により、
ＦＥＴ素子を遮断してＩＣチップ等が確実に動作するこ
ととなり、実用的に極めて有用である。Effects of the Invention As described above, according to the present invention, it is possible to obtain an IC card with a simple structure that is extremely resistant to static charges, thereby increasing safety. Also, when using an IC card, a DC power supply is connected, so the bias circuit
The FET element is cut off and the IC chip etc. operate reliably, which is extremely useful in practical terms.
第１図は本発明の一実施例を示すＩＣカードの表面電極
部を中心に示す回路図、第２図はＳｉの片側階段接合で
のなだれ降服電圧と不純物濃度との関係図、第３図は低
いなだれ降服電圧を有するＰチャンネル デプレッショ
ン型ＦＥＴ素子のドレイン・ソース特性を示す特性図で
ある。
１・・・ＩＣチップ ２〜９・・・ＩＣカード表面の
電極部 １０．１１・・・バイアス回路用抵抗素子１
２〜１４・・・低いなだれ降服電圧を有するデプレッシ
ョン型ＦＥＴ素子Fig. 1 is a circuit diagram mainly showing the surface electrode part of an IC card showing an embodiment of the present invention, Fig. 2 is a relationship diagram between avalanche breakdown voltage and impurity concentration in a one-sided step junction of Si, and Fig. 3 1 is a characteristic diagram showing the drain-source characteristics of a P-channel depletion type FET element having a low avalanche breakdown voltage. 1... IC chip 2-9... Electrode portion on the surface of IC card 10.11... Resistance element 1 for bias circuit
2 to 14...depression type FET device with low avalanche breakdown voltage
Claims (2)
つＩＣカード表面に設けられた各電極部と、上記ＩＣチ
ップおよび周辺回路部のアース電極との間に、それぞれ
低いなだれ降服電圧を有するデプレッション型ＦＥＴ素
子を設け、これらデプレッション型ＦＥＴ素子のドレイ
ンを前記のＩＣカード表面に設けられた各電極部に保護
用抵抗素子を介して又は介さずに接続し、そのソースを
前記のアース電極に接続し、そのゲートには、ＩＣカー
ド表面に設けられた直流電源接続用電極と前記アース電
極との間に設けたバイアス回路を接続し、このバイアス
回路を、ＩＣカードの使用時には前記各ＦＥＴ素子をオ
フとし、ＩＣカードの不使用時には前記各ＦＥＴ素子の
ゲート・ソース間電圧を零とし、ドレイン・ソース間を
低インピーダンス値に保持するバイアスとしたことを特
徴とするＩＣカード。(1) A depression having a low avalanche voltage between each electrode connected to the IC chip and its peripheral circuit and provided on the surface of the IC card and the ground electrode of the IC chip and peripheral circuit. type FET elements are provided, the drains of these depression type FET elements are connected to each electrode portion provided on the surface of the IC card with or without a protective resistance element, and the sources thereof are connected to the earth electrode. A bias circuit provided between the DC power connection electrode provided on the surface of the IC card and the ground electrode is connected to the gate, and this bias circuit is connected to each of the FET elements when the IC card is used. 1. An IC card characterized in that when the IC card is turned off and the IC card is not used, the voltage between the gate and source of each FET element is zero, and a bias is applied to maintain a low impedance value between the drain and source.
をＩＣカード内に含まれるＩＣチップ内にモノシリック
な形で同時に形成したことを特徴とする特許請求の範囲
第１項記載のＩＣカード。(2) The IC card according to claim 1, wherein the depression type FET element and the bias circuit are simultaneously formed in a monolithic form within an IC chip included in the IC card.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128882A JPS61286988A (en) | 1985-06-13 | 1985-06-13 | Ic card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128882A JPS61286988A (en) | 1985-06-13 | 1985-06-13 | Ic card |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61286988A true JPS61286988A (en) | 1986-12-17 |
Family
ID=14995685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60128882A Pending JPS61286988A (en) | 1985-06-13 | 1985-06-13 | Ic card |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61286988A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457079U (en) * | 1987-10-07 | 1989-04-10 | ||
| JPH01240993A (en) * | 1988-03-22 | 1989-09-26 | Nec Corp | Memory card |
-
1985
- 1985-06-13 JP JP60128882A patent/JPS61286988A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457079U (en) * | 1987-10-07 | 1989-04-10 | ||
| JPH01240993A (en) * | 1988-03-22 | 1989-09-26 | Nec Corp | Memory card |
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