JPS6127680A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6127680A JPS6127680A JP14917984A JP14917984A JPS6127680A JP S6127680 A JPS6127680 A JP S6127680A JP 14917984 A JP14917984 A JP 14917984A JP 14917984 A JP14917984 A JP 14917984A JP S6127680 A JPS6127680 A JP S6127680A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法の改良に関する。
従来第1図図示のE P ROM (E 1ectri
callyp rogrammable Read Q
nly n+cmory)は例えば以下のようにして
製造されている。
callyp rogrammable Read Q
nly n+cmory)は例えば以下のようにして
製造されている。
まず、例えばP−型シリコン基板1の図示しないフィー
ルド酸化膜によって囲まれた島状の素子領域表面に第1
の酸化膜を形成した後、全面にフローティングゲ−1〜
となる第1の多結晶シリコン膜を堆積する。次に、この
第1の多結晶シリコン膜に例えばPOCj2qを拡n(
源としてリンをトープした後、その一部を選択的にエツ
チングする。
ルド酸化膜によって囲まれた島状の素子領域表面に第1
の酸化膜を形成した後、全面にフローティングゲ−1〜
となる第1の多結晶シリコン膜を堆積する。次に、この
第1の多結晶シリコン膜に例えばPOCj2qを拡n(
源としてリンをトープした後、その一部を選択的にエツ
チングする。
つづいて、例えは酸化性ガスどして酸素又は水蒸気を用
いて1000℃以下の低温酸化を行ない、第1の多結晶
シリコン膜の表面に第2の熱酸化膜を形成した後、全面
にコントロールゲートとなる第2の多結晶シリコン膜を
堆積し、不純物をドープする。次いで、写真蝕刻法によ
り第2の多結晶シリコン膜、第2の熱酸化膜、第1の多
結晶シリコン膜及び第1の熱酸化膜を順次エツチングし
て、第1のゲート酸化gI2、フローティングゲート3
、第2のゲート潴化膜4及びコントロールゲート5を形
成する。つづいて、これらをマスクとして利用し、N型
不純物、例えばAsをイオン注入する。
いて1000℃以下の低温酸化を行ない、第1の多結晶
シリコン膜の表面に第2の熱酸化膜を形成した後、全面
にコントロールゲートとなる第2の多結晶シリコン膜を
堆積し、不純物をドープする。次いで、写真蝕刻法によ
り第2の多結晶シリコン膜、第2の熱酸化膜、第1の多
結晶シリコン膜及び第1の熱酸化膜を順次エツチングし
て、第1のゲート酸化gI2、フローティングゲート3
、第2のゲート潴化膜4及びコントロールゲート5を形
成する。つづいて、これらをマスクとして利用し、N型
不純物、例えばAsをイオン注入する。
つづいて、熱酸化を行ない、前記コントロールゲート5
の表面、フローティングゲート3の側面及び露出した基
板1の表面に後酸化膜6を形成するとともに、前記AS
イオン注入層を活性化してN++ソース、ドレイン領域
7.8を形成する。
の表面、フローティングゲート3の側面及び露出した基
板1の表面に後酸化膜6を形成するとともに、前記AS
イオン注入層を活性化してN++ソース、ドレイン領域
7.8を形成する。
次いで、全面にパッシベーション膜としてPSG膜9を
堆積した後、このP S G 119! 9及び前記後
酸化膜6の一部を選択的にエツチングしてコンタクトホ
ール10.10を開孔し、更に全面にA1−81膜を蒸
着した後、パターニングしてソース電極11及びドレイ
ン電極12を形成してEPROMセルを製造する。
堆積した後、このP S G 119! 9及び前記後
酸化膜6の一部を選択的にエツチングしてコンタクトホ
ール10.10を開孔し、更に全面にA1−81膜を蒸
着した後、パターニングしてソース電極11及びドレイ
ン電極12を形成してEPROMセルを製造する。
上述したE P ROMセルはセル1ヘランジスタのN
+型トドレイン領域8コントロールゲート5とに正の高
電圧を印加してフローティングゲート3へ電子を注入し
、書込みを行なうデバイスである。
+型トドレイン領域8コントロールゲート5とに正の高
電圧を印加してフローティングゲート3へ電子を注入し
、書込みを行なうデバイスである。
しかしながら、書込み後コントロールゲート5に正の高
電圧を印加すると、フローティングゲート3への注入電
子がコン1−ロールゲート5へ抜け、記憶が保持されな
い場合があるという欠点がある。
電圧を印加すると、フローティングゲート3への注入電
子がコン1−ロールゲート5へ抜け、記憶が保持されな
い場合があるという欠点がある。
これは第2のゲート酸化膜4の耐圧劣化のためであり、
その原因は以下のように考えられる。すなわち、70−
ティングゲ−1・どなる第1の多結晶シリコン膜は種々
の面方位を有するグレインから構成されているため、表
面に凹凸(surfaseaspQritV)がある。
その原因は以下のように考えられる。すなわち、70−
ティングゲ−1・どなる第1の多結晶シリコン膜は種々
の面方位を有するグレインから構成されているため、表
面に凹凸(surfaseaspQritV)がある。
これを1000℃以下の低温酸化により酸化し、第2の
ゲート酸化If! 4を形成すると、フローティングゲ
−1−3と第2のゲート酸化膜4との界面に凹凸が生し
る。これが第2のゲート酸化膜4の耐圧劣化を招くもの
である。
ゲート酸化If! 4を形成すると、フローティングゲ
−1−3と第2のゲート酸化膜4との界面に凹凸が生し
る。これが第2のゲート酸化膜4の耐圧劣化を招くもの
である。
このような現象は1100℃以上の高温プロセスによっ
て緩和されるが、高温プロセスは予め形成された接合の
位置を変えたり、ウェハの反りをもたらす等のため、デ
バイスの性能を劣化させ、歩留りを低下させることにな
るので有効な対策とはなりえない。
て緩和されるが、高温プロセスは予め形成された接合の
位置を変えたり、ウェハの反りをもたらす等のため、デ
バイスの性能を劣化させ、歩留りを低下させることにな
るので有効な対策とはなりえない。
本発明は上記事情に鑑みてなされたものであり、デバイ
スの歩留りを低下することなく、第2のゲート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記1g装置
を製造し得る方法を提供しようとするものである。
スの歩留りを低下することなく、第2のゲート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記1g装置
を製造し得る方法を提供しようとするものである。
本発明の半導体記憶装置の製造方法は、第1導電型の半
導体基板の素子領域表面に第1の絶縁膜を形成し、全面
に不純物をドープした第1の非単結晶シリコン膜を堆積
した後、微量の酸素を含む不活性ガス中゛C熱処理し、
更に微量の酸素を含む不活性ガスを酸化性ガスに変えて
熱処理を行ない、第1の非単結晶シリコン膜の表面に第
2の絶縁膜(熱酸化膜)を形成、次いで第2の非単結晶
シリコン膜の堆積、パターニングおよび第2導電型のソ
ース、ドレイン形成を行なうことを骨子とするものであ
る。
導体基板の素子領域表面に第1の絶縁膜を形成し、全面
に不純物をドープした第1の非単結晶シリコン膜を堆積
した後、微量の酸素を含む不活性ガス中゛C熱処理し、
更に微量の酸素を含む不活性ガスを酸化性ガスに変えて
熱処理を行ない、第1の非単結晶シリコン膜の表面に第
2の絶縁膜(熱酸化膜)を形成、次いで第2の非単結晶
シリコン膜の堆積、パターニングおよび第2導電型のソ
ース、ドレイン形成を行なうことを骨子とするものであ
る。
上述したように微量の酸素を含む不活性ガス中で熱処理
を行なうことにより、第1の非単結晶シリコン膜にドー
プされた不純物の濃度を均一にするとともに第1の非単
結晶シリコン膜中に予め存在している応力を緩和するこ
とができる。この状態を保ったまま微量の酸素を含む不
活性ガスを酸化性ガスに変えて熱処理を行なうと第1の
非単結晶シリコン膜の表面は均等に酸化され、第2の絶
縁Bl(熱酸化膜)の膜厚が均一となる。また、微量の
酸素を含む不活性カス中ての熱処理により第1の非単結
晶シリコン膜中のグレインの成長も同時に起り、この結
果表面の凹凸が少なくなっているため、酸化性ガスを用
いた低温酸化により第2の絶縁膜を形成した場合、第2
の絶縁膜と第1の非単結晶シリコン膜との界面における
凹凸を低減することができる。微量の酸素を含む不活性
ガス中での熱処理により第1の非単結晶シリコン膜の表
面に数十人の酸化膜が形成され、第1の非単結晶シリコ
ン膜の表面が荒れるのを防止するとともに第1の非単結
晶シリコン膜から不純物が蒸発するのを防止する保護膜
どなるため、第2の絶縁膜の耐圧のバラツキを低減する
ことができる。しかも、この酸化膜は極めて薄゛いため
、上述したような耐圧を改善する効果には同等悪影響を
与えない。
を行なうことにより、第1の非単結晶シリコン膜にドー
プされた不純物の濃度を均一にするとともに第1の非単
結晶シリコン膜中に予め存在している応力を緩和するこ
とができる。この状態を保ったまま微量の酸素を含む不
活性ガスを酸化性ガスに変えて熱処理を行なうと第1の
非単結晶シリコン膜の表面は均等に酸化され、第2の絶
縁Bl(熱酸化膜)の膜厚が均一となる。また、微量の
酸素を含む不活性カス中ての熱処理により第1の非単結
晶シリコン膜中のグレインの成長も同時に起り、この結
果表面の凹凸が少なくなっているため、酸化性ガスを用
いた低温酸化により第2の絶縁膜を形成した場合、第2
の絶縁膜と第1の非単結晶シリコン膜との界面における
凹凸を低減することができる。微量の酸素を含む不活性
ガス中での熱処理により第1の非単結晶シリコン膜の表
面に数十人の酸化膜が形成され、第1の非単結晶シリコ
ン膜の表面が荒れるのを防止するとともに第1の非単結
晶シリコン膜から不純物が蒸発するのを防止する保護膜
どなるため、第2の絶縁膜の耐圧のバラツキを低減する
ことができる。しかも、この酸化膜は極めて薄゛いため
、上述したような耐圧を改善する効果には同等悪影響を
与えない。
なお、本発明において、酸化性ガスをアルゴンもしくは
窒素又はこれらの混合カスと、酸素もしくは水蒸気又は
これらの混合ガスとの混合ガスとし、酸素を微量に含む
不活性ガス中て熱処理したときの温度を維持したまま更
に酸素を微量に含む不活性ガスを酸化性ガスに変えて熱
処理を行ない、第1の非単結晶シリコン膜の表面に第2
の絶縁膜(熱酸化膜)を形成するようにすれば、酸素又
は水蒸気の分圧により第2の絶縁膜の膜厚を制御するこ
とができる。
窒素又はこれらの混合カスと、酸素もしくは水蒸気又は
これらの混合ガスとの混合ガスとし、酸素を微量に含む
不活性ガス中て熱処理したときの温度を維持したまま更
に酸素を微量に含む不活性ガスを酸化性ガスに変えて熱
処理を行ない、第1の非単結晶シリコン膜の表面に第2
の絶縁膜(熱酸化膜)を形成するようにすれば、酸素又
は水蒸気の分圧により第2の絶縁膜の膜厚を制御するこ
とができる。
〔発明の実施例)
以下、本発明の実施例を第2図(a)〜(f)を参照し
て説明する。
て説明する。
まず、比抵抗10〜20Ω−cm、面方位(911)の
P−型シリコン基板21表面に通常の選択酸化技術を用
いて、膜厚1.2μmのフィールド酸化膜22を形成し
た(第2図(a)図示)。次に、熱酸化を行ない、前記
フィールド酸化膜22によって凹まれた島状の素子領域
表面に膜厚500シの第1の熱酸化膜23を形成した。
P−型シリコン基板21表面に通常の選択酸化技術を用
いて、膜厚1.2μmのフィールド酸化膜22を形成し
た(第2図(a)図示)。次に、熱酸化を行ない、前記
フィールド酸化膜22によって凹まれた島状の素子領域
表面に膜厚500シの第1の熱酸化膜23を形成した。
つづいて、CVD法により全面にフローティングゲート
となる膜厚3500人の第1の多結晶シリコン膜24を
堆積した。つづいて、POC12aを拡散源として第1
の多結晶シリコン膜24にリンをドープし、ρB =
150./ロトシタ。つツイテ、1000℃、02濃度
0.’005%のArカス中において10分間アニール
を行ない、更に1000℃の温度を保ったまま前記ガス
をΔr:02−1;1の混合ガスに変えて熱酸化を行な
い、第1の多結晶シリコン膜24の表面に膜厚500人
の第2の熱酸化膜25を形成した(同図(b)図示)。
となる膜厚3500人の第1の多結晶シリコン膜24を
堆積した。つづいて、POC12aを拡散源として第1
の多結晶シリコン膜24にリンをドープし、ρB =
150./ロトシタ。つツイテ、1000℃、02濃度
0.’005%のArカス中において10分間アニール
を行ない、更に1000℃の温度を保ったまま前記ガス
をΔr:02−1;1の混合ガスに変えて熱酸化を行な
い、第1の多結晶シリコン膜24の表面に膜厚500人
の第2の熱酸化膜25を形成した(同図(b)図示)。
次いで、全面に膜Jf 3500大1,03=20Ω/
口のコントロールゲートとなる第2の多結晶シリコン膜
26を1fflfaした。つづいて、この第2の多結晶
シリコンI]126上に写真館剣法により部分的にホト
レジストパターン27を形成した(同図(C)図示)。
口のコントロールゲートとなる第2の多結晶シリコン膜
26を1fflfaした。つづいて、この第2の多結晶
シリコンI]126上に写真館剣法により部分的にホト
レジストパターン27を形成した(同図(C)図示)。
次いで、このホトレジストパターン27をマスクとして
前記第2の多結晶シリコン膜26、第2の熱酸化膜25
、第1の多結晶シリコン膜24及び第1の熱酸化膜23
を順次パターニングして第1のグー1〜酸化膜28、フ
ローティングゲート29、第2のゲート酸化膜30及び
コントロールゲート31を形成した。つづいて、これら
をマスクとしてA S +をエネルギー60keV、ド
ーズ量2.5 X 10 ” ctn’の条件でイオン
注入した(同図(d)図示)。
前記第2の多結晶シリコン膜26、第2の熱酸化膜25
、第1の多結晶シリコン膜24及び第1の熱酸化膜23
を順次パターニングして第1のグー1〜酸化膜28、フ
ローティングゲート29、第2のゲート酸化膜30及び
コントロールゲート31を形成した。つづいて、これら
をマスクとしてA S +をエネルギー60keV、ド
ーズ量2.5 X 10 ” ctn’の条件でイオン
注入した(同図(d)図示)。
次いで、前記ホトレジストパターン27を除去した後、
1000 ”Cて熱酸化を行ない、膜厚500人の後酸
化膜32を形成した。この際、前記Asイオン注入層が
活性化してρS −30〜40Ω/口、X j = 0
.41nrrのN+型ソース、ドレイン領域33.34
が形成された。つづいて、パッシベーション膜どして膜
厚0.8pmのPSG膜35を堆積した(同図(e)図
示)。次いて、前記PSGff!35及び後酸化Fl!
32の一部を選択的にエツチングしてコンタクトホール
36.36を開孔し、更に全面に膜厚1.0μz2?の
A℃−8i膜を堆積した後、パターニングしてソース電
極37、ドレイン電極38を形成し、EPROMセルを
製造した(同図(f)図示)。
1000 ”Cて熱酸化を行ない、膜厚500人の後酸
化膜32を形成した。この際、前記Asイオン注入層が
活性化してρS −30〜40Ω/口、X j = 0
.41nrrのN+型ソース、ドレイン領域33.34
が形成された。つづいて、パッシベーション膜どして膜
厚0.8pmのPSG膜35を堆積した(同図(e)図
示)。次いて、前記PSGff!35及び後酸化Fl!
32の一部を選択的にエツチングしてコンタクトホール
36.36を開孔し、更に全面に膜厚1.0μz2?の
A℃−8i膜を堆積した後、パターニングしてソース電
極37、ドレイン電極38を形成し、EPROMセルを
製造した(同図(f)図示)。
しかして、本発明方法によれば、第2図(b)の工程で
POCff:+を拡散源として第1の多結晶シリコン膜
24にリンをドープした後、1000℃、02 ′al
f0.00596(7)A I−カス中ニオイア 10
分間アニールを行ない、更に1000’Cの温度を維持
したまま前記ガスをAr +02 =1 : 1の混合
ガスに変えて熱波化(稀釈酸化)を行なうことにより第
2の熱酸化膜25を形成しているので、第2の熱酸化1
15!25の膜厚の均一化、第2の熱酸化膜25と第1
の多結晶シリコン膜24との界面の凹凸の低減及び第1
の多結晶シリコン膜24からの不純物の蒸光の防止によ
り第2の熱酸化1!25の耐圧を著しく向上できるとと
もに耐圧のバラツキを低減することができる。
POCff:+を拡散源として第1の多結晶シリコン膜
24にリンをドープした後、1000℃、02 ′al
f0.00596(7)A I−カス中ニオイア 10
分間アニールを行ない、更に1000’Cの温度を維持
したまま前記ガスをAr +02 =1 : 1の混合
ガスに変えて熱波化(稀釈酸化)を行なうことにより第
2の熱酸化膜25を形成しているので、第2の熱酸化1
15!25の膜厚の均一化、第2の熱酸化膜25と第1
の多結晶シリコン膜24との界面の凹凸の低減及び第1
の多結晶シリコン膜24からの不純物の蒸光の防止によ
り第2の熱酸化1!25の耐圧を著しく向上できるとと
もに耐圧のバラツキを低減することができる。
例えば、第3図(a)に従来のように通常の熱酸化を行
なった場合の第2の熱酸化膜の耐圧を、また同図(b)
に上記実施例の場合の第2の熱酸化膜の耐圧をそれぞれ
示す。これらの図から明らかなように上記実施例の方法
で形成された第2の熱酸化膜の方が耐圧が著しく向上し
、しかも耐圧のバラツキも極めて小さい。この結果、第
2図(f)図示のEPROMセルに書込み後、コントロ
ールゲート31に正の高電圧を印加しても記憶を良好に
保持することができる。また、低温プロセスを採用して
いるので、ウェハの反り等が発生して半導体メモリデバ
イスの歩留りが低下するという問題は生じない。
なった場合の第2の熱酸化膜の耐圧を、また同図(b)
に上記実施例の場合の第2の熱酸化膜の耐圧をそれぞれ
示す。これらの図から明らかなように上記実施例の方法
で形成された第2の熱酸化膜の方が耐圧が著しく向上し
、しかも耐圧のバラツキも極めて小さい。この結果、第
2図(f)図示のEPROMセルに書込み後、コントロ
ールゲート31に正の高電圧を印加しても記憶を良好に
保持することができる。また、低温プロセスを採用して
いるので、ウェハの反り等が発生して半導体メモリデバ
イスの歩留りが低下するという問題は生じない。
なお、上記実施例では重量の酸素を含む不活性ガスとし
て0211度0.005%のArガスを用いたが、不活
性ガスとして窒素又はアルゴンと窒素との混合ガスを用
いてもよい。また、第4図に示すArガス中の酸素濃度
と第2の熱酸化膜の耐圧との関係かられかるように酸素
濃度が10%を超えると耐圧が劣化するので、不活性ガ
ス中の酸素濃度は10%以下であることが望ましい。
て0211度0.005%のArガスを用いたが、不活
性ガスとして窒素又はアルゴンと窒素との混合ガスを用
いてもよい。また、第4図に示すArガス中の酸素濃度
と第2の熱酸化膜の耐圧との関係かられかるように酸素
濃度が10%を超えると耐圧が劣化するので、不活性ガ
ス中の酸素濃度は10%以下であることが望ましい。
また、上記実施例では酸化性ガスとしてAr:02=1
:1の混合ガスを用いたが、これに限らずアルゴンもし
くは窒素又はこれらの混合ガスと、酸素もしくは水蒸気
又はこれらの混合ガスとの混合ガス′を用いることがで
きる。また、上記実施例のように微量の酸素を含む不活
性ガスによる熱処理の温度を維持したまま酸化性ガスに
より熱酸化を行なう場合には、酸素又は水蒸気の分圧を
設定することによって第2の熱酸化膜の膜厚を制御する
ことができるので望ましい。
:1の混合ガスを用いたが、これに限らずアルゴンもし
くは窒素又はこれらの混合ガスと、酸素もしくは水蒸気
又はこれらの混合ガスとの混合ガス′を用いることがで
きる。また、上記実施例のように微量の酸素を含む不活
性ガスによる熱処理の温度を維持したまま酸化性ガスに
より熱酸化を行なう場合には、酸素又は水蒸気の分圧を
設定することによって第2の熱酸化膜の膜厚を制御する
ことができるので望ましい。
更に、上記実施例ではフローティンググーh 29及び
コントロールゲート31の材料として多結晶シリコンを
用いたが、これ゛に限らず非晶質シリコンを用いてもよ
い。
コントロールゲート31の材料として多結晶シリコンを
用いたが、これ゛に限らず非晶質シリコンを用いてもよ
い。
以上詳述した如く本発明の半導体記憶装置の製造方法に
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第2のゲート酸化膜の耐圧の向上した記憶保持特性の良
好な半導体記憶装置を製造できるものである。
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第2のゲート酸化膜の耐圧の向上した記憶保持特性の良
好な半導体記憶装置を製造できるものである。
第1図は従来のEPROMセルの断面図、第2図(a)
〜(f)は本発明の実施例におけるEPROMセルの1
!!造方法を示す断面図、第3図(a)は従来の方法に
より形成された第2の熱酸化膜の耐圧のヒストグラム、
同図(b)は本発明の実施例の方法により形成された第
2の熱酸化膜の耐圧のヒストグラム、第4図はアルゴン
ガス中の酸素濃度と第2の熱酸化膜の耐圧との関係を示
す特性図である。 21・・・P−型シリコン基板、22・・・フィールド
酸化膜、23・・・第1の熱酸化膜、24・・・第1の
多結晶シリコン膜、25・・・第2の熱酸化膜、26・
・・第2の多結晶シリコン膜、27・・・ホトレジスト
パターン、28・・・第1のゲート酸化膜、29・・・
フローティングゲート、30・・・第2のゲート酸化膜
、31・・・コントロールゲート、32・・・後酸化躾
、33.34・・・N+型ソース、ドレイン領域、35
・・・PSG膜、36・・・コンタクトホール、37・
・・ソース電極、38・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第1図 s2図 第2図
〜(f)は本発明の実施例におけるEPROMセルの1
!!造方法を示す断面図、第3図(a)は従来の方法に
より形成された第2の熱酸化膜の耐圧のヒストグラム、
同図(b)は本発明の実施例の方法により形成された第
2の熱酸化膜の耐圧のヒストグラム、第4図はアルゴン
ガス中の酸素濃度と第2の熱酸化膜の耐圧との関係を示
す特性図である。 21・・・P−型シリコン基板、22・・・フィールド
酸化膜、23・・・第1の熱酸化膜、24・・・第1の
多結晶シリコン膜、25・・・第2の熱酸化膜、26・
・・第2の多結晶シリコン膜、27・・・ホトレジスト
パターン、28・・・第1のゲート酸化膜、29・・・
フローティングゲート、30・・・第2のゲート酸化膜
、31・・・コントロールゲート、32・・・後酸化躾
、33.34・・・N+型ソース、ドレイン領域、35
・・・PSG膜、36・・・コンタクトホール、37・
・・ソース電極、38・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第1図 s2図 第2図
Claims (5)
- (1)第1導電型の半導体基板の素子領域表面に第1の
絶縁膜を形成した後、全面に不純物をドープした第1の
非単結晶シリコン膜を堆積する工程と、微量の酸素を含
む不活性ガス中で熱処理し、更に微量の酸素を含む不活
性ガスを酸化性ガスに変えて熱処理を行ない、該第1の
非単結晶シリコン膜の表面に第2の絶縁膜を形成する工
程と、全面に第2の非単結晶シリコン膜を堆積する工程
と、これら第2の非単結晶シリコン膜、第2の絶縁膜、
第1の非単結晶シリコン膜及び第1の絶縁膜を順次パタ
ーニングする工程と、これらのパターンをマスクとして
第2導電型の不純物をイオン注入して第2導電型のソー
ス、ドレイン領域を形成する工程とを具備したことを特
徴とする半導体記憶装置の製造方法。 - (2)第1の非単結晶シリコン膜のパターンをフローテ
ィングゲート、第2の非単結晶シリコン膜のパターンを
コントロールゲートとする特許請求の範囲第1項記載の
半導体記憶装置の製造方法。 - (3)不活性ガスがアルゴンもしくは窒素又はこれらの
混合ガスである特許請求の範囲第1項記載の半導体記憶
装置の製造方法。 - (4)酸化性ガスがアルゴンもしくは窒素又はこれらの
混合ガスと、酸素もしくは水蒸気又はこれらの混合ガス
との混合ガスである特許請求の範囲第1項記載の半導体
記憶装置の製造方法。 - (5)酸素を微量に含む不活性ガス中で熱処理し、この
熱処理の温度を維持したまま更に酸素を微量に含む不活
性ガスを酸化性ガスに変えて熱処理を行ない、第1の非
単結晶シリコン膜の表面に第2の絶縁膜を形成する特許
請求の範囲第1項記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14917984A JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14917984A JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6127680A true JPS6127680A (ja) | 1986-02-07 |
JPS6311785B2 JPS6311785B2 (ja) | 1988-03-16 |
Family
ID=15469521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14917984A Granted JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6127680A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS631076A (ja) * | 1986-06-20 | 1988-01-06 | Toshiba Corp | 半導体メモリ装置の製造方法 |
JPH03205411A (ja) * | 1989-05-30 | 1991-09-06 | Asahi Chem Ind Co Ltd | 熱可塑性共重合体の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS56161646A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-07-18 JP JP14917984A patent/JPS6127680A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS56161646A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS631076A (ja) * | 1986-06-20 | 1988-01-06 | Toshiba Corp | 半導体メモリ装置の製造方法 |
JPH03205411A (ja) * | 1989-05-30 | 1991-09-06 | Asahi Chem Ind Co Ltd | 熱可塑性共重合体の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS6311785B2 (ja) | 1988-03-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |