JPS61264754A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61264754A JPS61264754A JP60106508A JP10650885A JPS61264754A JP S61264754 A JPS61264754 A JP S61264754A JP 60106508 A JP60106508 A JP 60106508A JP 10650885 A JP10650885 A JP 10650885A JP S61264754 A JPS61264754 A JP S61264754A
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- 230000001681 protective effect Effects 0.000 abstract 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、０Ｍ０８回路を用いた半導体集積回路装置
に関する。
に関する。
第５図は従来の０Ｍ０８回路を示す断面図であり、図中
１はｎ形基板、２はこの基板１上に形成されたｐ形つェ
ル、３はこのウェル２上に形成されたｎ形拡散層、４は
基板１上に形成されたｐ形拡散層、５はこれらｐ形拡散
層４、基板ｌ、ウェル２およびｎ形拡散層３によって形
成されるサイリ“スタ、６はｐ形波散層４をソース・ド
レインとするｐチャネルトランジスタ（ＭＯＳ ＦＥ
Ｔ）、７はｎ形拡散層３をソース・ドレインとするｎチ
ャネルトランジスタ（ＭＯＳ ＦＥＴ）である。
１はｎ形基板、２はこの基板１上に形成されたｐ形つェ
ル、３はこのウェル２上に形成されたｎ形拡散層、４は
基板１上に形成されたｐ形拡散層、５はこれらｐ形拡散
層４、基板ｌ、ウェル２およびｎ形拡散層３によって形
成されるサイリ“スタ、６はｐ形波散層４をソース・ド
レインとするｐチャネルトランジスタ（ＭＯＳ ＦＥ
Ｔ）、７はｎ形拡散層３をソース・ドレインとするｎチ
ャネルトランジスタ（ＭＯＳ ＦＥＴ）である。
一般に０Ｍ０８回路では、図示のようにｐチャネルトラ
ンジスタは電源Ｖｃｃに接続され、ｎチャネルトランジ
スタはＧＮＤに接続される（接地される）。このためＶ
ｃｅからＧＮＤにかけてｐｎｐｎのサイリスタ５が形成
される。このようなサイリスク構造は、たとえ基板を・
ｐ形にしてｎウェルにｐチャネルトランジスタを形成し
ても存在し、ｃＭ。
ンジスタは電源Ｖｃｃに接続され、ｎチャネルトランジ
スタはＧＮＤに接続される（接地される）。このためＶ
ｃｅからＧＮＤにかけてｐｎｐｎのサイリスタ５が形成
される。このようなサイリスク構造は、たとえ基板を・
ｐ形にしてｎウェルにｐチャネルトランジスタを形成し
ても存在し、ｃＭ。
Ｓ回路には必ず存在するものである。
従来の０Ｍ０８回路はこのように構成されているので、
電源Ｖｅｃ−ＧＮＤ間に正のサージ電圧が印加されると
、基板１とウェル２間が降伏し、サイリスタ５がターン
オンする。このため、電源Ｖ ｅ ｃ −ＧＮＤ間に電
流が流れ続け、ラッチアップ現象が発生する。この状態
になると電源を切らないかぎり電流が流れ続けるため、
熱的にあるいは過大電流によって回路を破壊に至らしめ
ることがある。
電源Ｖｅｃ−ＧＮＤ間に正のサージ電圧が印加されると
、基板１とウェル２間が降伏し、サイリスタ５がターン
オンする。このため、電源Ｖ ｅ ｃ −ＧＮＤ間に電
流が流れ続け、ラッチアップ現象が発生する。この状態
になると電源を切らないかぎり電流が流れ続けるため、
熱的にあるいは過大電流によって回路を破壊に至らしめ
ることがある。
この発明は、このような問題点を解決するためになされ
たもので、ラッチアップの発生を防止する保護回路を備
えた０Ｍ０８回路からなる半導体集積回路装置を得るこ
とを目的とする。
たもので、ラッチアップの発生を防止する保護回路を備
えた０Ｍ０８回路からなる半導体集積回路装置を得るこ
とを目的とする。
この発明に係る保護回路は、電源Ｖａｔ−ＧＮＤ間にバ
イポーラトランジスタのコレクタとエミッタを接続し、
そのコレクタとベース間に所定の電圧以上で降伏するダ
イオード、ベースとエミッタ間に抵抗をそれぞれ接続し
たものである。抵抗は、上記ダイオードの降伏電流をバ
イポーラトランジスタのベース電流として供給できるだ
けの抵抗値を持った高抵抗とする。
イポーラトランジスタのコレクタとエミッタを接続し、
そのコレクタとベース間に所定の電圧以上で降伏するダ
イオード、ベースとエミッタ間に抵抗をそれぞれ接続し
たものである。抵抗は、上記ダイオードの降伏電流をバ
イポーラトランジスタのベース電流として供給できるだ
けの抵抗値を持った高抵抗とする。
この発明においては、電源にサージが入るとダイオード
が降伏し、その降伏電流によってバイポーラトランジス
タがオンするため、サージはこのバイポーラトランジス
タによってバイパスされ、０Ｍ０８回路にラッチアップ
が発生することはなくなる。
が降伏し、その降伏電流によってバイポーラトランジス
タがオンするため、サージはこのバイポーラトランジス
タによってバイパスされ、０Ｍ０８回路にラッチアップ
が発生することはなくなる。
第１図はこの発明の一実施例を示す回路図である。同図
において、６，７は第５図の従来回路におけると同様の
ＣＭＯＳトランジスタを構成するｐチャネルトランジス
タおよびｎチャネルトランジスタである。８はｎｐｎ形
バイポーラトランジスタであり、そのコレクタは電源Ｖ
ｃｃに、エミッタはＧＮＤにそれぞれ接続されている。
において、６，７は第５図の従来回路におけると同様の
ＣＭＯＳトランジスタを構成するｐチャネルトランジス
タおよびｎチャネルトランジスタである。８はｎｐｎ形
バイポーラトランジスタであり、そのコレクタは電源Ｖ
ｃｃに、エミッタはＧＮＤにそれぞれ接続されている。
９はどのバイポーラトランジスタのコレクタ・ベース間
に接続されたツェナーダイオードでｓｂ、その降伏電圧
はｎｐｎ形トランジスタ８のコレクタ拳エミッタ間の降
伏電圧ＢＶｅ鳶ｏよシ低い電圧が設定される。ｌＯは上
記バイポーラトランジスタのベース・エミッタ間に接続
した抵抗であり、後述するように定電圧ダイオード９の
降伏電流がバイポーラトランジスタのベース電流として
供給されるように十分に高い抵抗値が設定しである。
に接続されたツェナーダイオードでｓｂ、その降伏電圧
はｎｐｎ形トランジスタ８のコレクタ拳エミッタ間の降
伏電圧ＢＶｅ鳶ｏよシ低い電圧が設定される。ｌＯは上
記バイポーラトランジスタのベース・エミッタ間に接続
した抵抗であり、後述するように定電圧ダイオード９の
降伏電流がバイポーラトランジスタのベース電流として
供給されるように十分に高い抵抗値が設定しである。
このような回路は、具体的には第２図に示すように構成
することができる。すなわち、同図において、２０Ｆｉ
ｎ形シリコン基板、２１はｐ形つェル、２２は高濃度ｎ
形拡散層、２３は高濃度ｐ形拡散層、２４はシリコン酸
化膜からなるゲート絶縁膜、２５はポリシリコンからな
るゲート電極である。すべてのｐ形拡散層２３は基板２
ｏにボロンω）を注入することにより同時に形成される
。同様に全ｎ形拡散層２２Ｆｉ、ヒ素（Ａｓ ）を注入
することにより１回の拡散工程で形成される。このとき
、ボロンとヒ素の拡散係数の違いにょシ、他の拡散条件
を同じにした場合、ボロンを注入したｐ形拡散層２３は
Ａｓを注入したｎ形拡散層２２よシも深くなる。このた
め、ｐチャネルトランジスタ６のソース・ドレイン拡散
と同時に形成したｐ形拡散層２３中に、ｎチャネルトラ
ンジスタ７のソース・ドレイン拡散と同時にｎ形拡散層
２２を形成すると、後者が前者に完全に含まれた構造が
得られる。このようにして形成されたダイオード９の降
伏電圧は、不純物濃度の関係で、ｐチャネルトランジス
タ６およびｎチャネルトランジスタ７からなる０Ｍ０８
回路の降伏電圧よりも低くすることができる。同様にｎ
ｐｎ形トランジスタ８は、基板２０中に形成されたｎ形
拡散層２２と基板２０、ｐ形波散層２３およびこのｐ形
波散層２３中に形成されたｎ形拡散層２２から形成され
る。
することができる。すなわち、同図において、２０Ｆｉ
ｎ形シリコン基板、２１はｐ形つェル、２２は高濃度ｎ
形拡散層、２３は高濃度ｐ形拡散層、２４はシリコン酸
化膜からなるゲート絶縁膜、２５はポリシリコンからな
るゲート電極である。すべてのｐ形拡散層２３は基板２
ｏにボロンω）を注入することにより同時に形成される
。同様に全ｎ形拡散層２２Ｆｉ、ヒ素（Ａｓ ）を注入
することにより１回の拡散工程で形成される。このとき
、ボロンとヒ素の拡散係数の違いにょシ、他の拡散条件
を同じにした場合、ボロンを注入したｐ形拡散層２３は
Ａｓを注入したｎ形拡散層２２よシも深くなる。このた
め、ｐチャネルトランジスタ６のソース・ドレイン拡散
と同時に形成したｐ形拡散層２３中に、ｎチャネルトラ
ンジスタ７のソース・ドレイン拡散と同時にｎ形拡散層
２２を形成すると、後者が前者に完全に含まれた構造が
得られる。このようにして形成されたダイオード９の降
伏電圧は、不純物濃度の関係で、ｐチャネルトランジス
タ６およびｎチャネルトランジスタ７からなる０Ｍ０８
回路の降伏電圧よりも低くすることができる。同様にｎ
ｐｎ形トランジスタ８は、基板２０中に形成されたｎ形
拡散層２２と基板２０、ｐ形波散層２３およびこのｐ形
波散層２３中に形成されたｎ形拡散層２２から形成され
る。
また抵抗１０はｐ形波散層２３からなる。
上記構成において、ツェナーダイオード９は例えば電源
電圧の１割増し程度の十分に低い電圧で降伏する素子を
用いるため、電源に入った正のサージは必ずツェナーダ
イオード９を降伏させ、抵抗１０を通って電流が流れる
。ツェナーダイオードは降伏状態ではその両端にかかる
電圧はほぼ一定であるため、サージ電圧からツェナー降
伏電圧を引いた電圧が抵抗１０およびトランジスタ８の
ベース轡エミッタ間に印加される。この電圧はサージ電
圧の大きさを考えると、トランジスタのペース・エミッ
タ間のオン電圧０．８ｖ以上あゐことは確実であシ、し
たがってトランジスタ８はオンする。トランジスタ８は
バイポーラ形であるため、ＭＯＳ形に比べ電流駆動能力
にすぐれている。このため、電源に入ったサージはトラ
ンジスタ８を通じて流れ、ＣＭＯＳの内部ゲートをラッ
チアップ発生から防止する。なお、このバイポーラトラ
ンジスタ８は比較的小さな面積で良く、半導体基板面積
の増大は少ない。
電圧の１割増し程度の十分に低い電圧で降伏する素子を
用いるため、電源に入った正のサージは必ずツェナーダ
イオード９を降伏させ、抵抗１０を通って電流が流れる
。ツェナーダイオードは降伏状態ではその両端にかかる
電圧はほぼ一定であるため、サージ電圧からツェナー降
伏電圧を引いた電圧が抵抗１０およびトランジスタ８の
ベース轡エミッタ間に印加される。この電圧はサージ電
圧の大きさを考えると、トランジスタのペース・エミッ
タ間のオン電圧０．８ｖ以上あゐことは確実であシ、し
たがってトランジスタ８はオンする。トランジスタ８は
バイポーラ形であるため、ＭＯＳ形に比べ電流駆動能力
にすぐれている。このため、電源に入ったサージはトラ
ンジスタ８を通じて流れ、ＣＭＯＳの内部ゲートをラッ
チアップ発生から防止する。なお、このバイポーラトラ
ンジスタ８は比較的小さな面積で良く、半導体基板面積
の増大は少ない。
また、サージがなくなるとダイオード９はオフするから
バイポーラトランジスタ８もオフし、正常な電源電圧を
０Ｍ０８回路に供給することができる。
バイポーラトランジスタ８もオフし、正常な電源電圧を
０Ｍ０８回路に供給することができる。
以上、バイポーラトランジスタを１個使用した例につい
て説明したが、ダーリントン接続された２個以上のバイ
ポーラトランジスタを用いても良い。この場合には、ト
ランジスタの電流駆動能力はよシ大きくなるため、サー
ジを吸収する時間が短くなシ、さらに保護特性が良くな
る。第３図に、２個のｎｐｎ形バイポーラトランジスタ
８１．８２を用いた場合の回路を示す。第４図はその具
体的な構成例を示す断面図である。いずれ４ｃＭｏｓ回
路本体を構成するｐチャネルトランジスタおよびｎチャ
ネルトランジスタ７の部分は省略して保護回路部分のみ
示しであるが、省略部分は第１図および第２図と同様で
ある。
て説明したが、ダーリントン接続された２個以上のバイ
ポーラトランジスタを用いても良い。この場合には、ト
ランジスタの電流駆動能力はよシ大きくなるため、サー
ジを吸収する時間が短くなシ、さらに保護特性が良くな
る。第３図に、２個のｎｐｎ形バイポーラトランジスタ
８１．８２を用いた場合の回路を示す。第４図はその具
体的な構成例を示す断面図である。いずれ４ｃＭｏｓ回
路本体を構成するｐチャネルトランジスタおよびｎチャ
ネルトランジスタ７の部分は省略して保護回路部分のみ
示しであるが、省略部分は第１図および第２図と同様で
ある。
また、上述した実施例では抵抗１０を、基板２０に当該
基板と反対導電形の不純物を注入してなる拡散層で構成
したが、ＭＯＳトランジスタのゲート電極と同じポリシ
リコン等を用いてもよい。
基板と反対導電形の不純物を注入してなる拡散層で構成
したが、ＭＯＳトランジスタのゲート電極と同じポリシ
リコン等を用いてもよい。
以上説明したように、この発明によれば、ＣＭＯＳ回路
の電源にバイポーラトランジスタ、ダイオードおよび抵
抗からなる保護回路を付加したため、０Ｍ０８回路のラ
ッチアップを防止することができる。
の電源にバイポーラトランジスタ、ダイオードおよび抵
抗からなる保護回路を付加したため、０Ｍ０８回路のラ
ッチアップを防止することができる。
第１図はこの発明の一実施例を示す回路図、第２図はそ
の具体的な構成例を示す断面図、第３図はこの発明の他
の実施例を示す回路図、第４図はその具体的な構成例を
示す断面図、第５図は従来例を示す断面図である。 ６・・・・ｐチャネルトランジスタ、７・・Φ−ｎチャ
ネルトランジスタ、８．・８１．８２−＠・・ｎｐｎ形
バイポーラトランジスタ、９−・・・ツェナーダイオー
ド、ｌＯ・・・Φ抵抗、２０・・・・態形シリコン基板
、２１・―・・ｐ形つェル、２２・・・・態形拡散層、
２３・・・・ｐ形拡散層、２４・・・・ゲート絶縁膜、
２５・・・・ゲート電極。
の具体的な構成例を示す断面図、第３図はこの発明の他
の実施例を示す回路図、第４図はその具体的な構成例を
示す断面図、第５図は従来例を示す断面図である。 ６・・・・ｐチャネルトランジスタ、７・・Φ−ｎチャ
ネルトランジスタ、８．・８１．８２−＠・・ｎｐｎ形
バイポーラトランジスタ、９−・・・ツェナーダイオー
ド、ｌＯ・・・Φ抵抗、２０・・・・態形シリコン基板
、２１・―・・ｐ形つェル、２２・・・・態形拡散層、
２３・・・・ｐ形拡散層、２４・・・・ゲート絶縁膜、
２５・・・・ゲート電極。
Claims (5)
- （１）半導体基板上にｐ形ＭＯＳＦＥＴとｎ形ＭＯＳＦ
ＥＴとによつて構成されたＣＭＯＳ形論理ゲートを有す
る半導体集積回路装置において、コレクタを電源に接続
しエミッタを接地したｎｐｎ形バイポーラトランジスタ
を有し、このｎｐｎ形バイポーラトランジスタのベース
とエミッタ間に高抵抗を接続しかつベースとコレクタ間
に降伏電圧が前記ＣＭＯＳ形論理ゲートおよびｎｐｎ形
バイポーラトランジスタの降伏電圧よりも小なるダイオ
ードを接続したことを特徴とする半導体集積回路装置。 - （２）ダイオードが、ｐ形ＭＯＳＦＥＴのソースドレイ
ン拡散工程と同一の拡散工程で形成されたｐ形拡散層と
、このｐ形拡散層中にｎ形ＭＯＳＦＥＴのソースドレイ
ン拡散工程と同一の拡散工程で形成されたｎ形拡散層と
からなることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 - （３）トランジスタが、ダーリントン接続された２個以
上のｎｐｎ形バイポーラトランジスタであることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 - （４）高抵抗が、半導体基板と反対の導電形を有する拡
散層からなることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 - （５）高抵抗が、ＭＯＳＦＥＴのゲート電極と同一の材
質からなることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106508A JPS61264754A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106508A JPS61264754A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264754A true JPS61264754A (ja) | 1986-11-22 |
Family
ID=14435366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106508A Pending JPS61264754A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341005A (en) * | 1991-09-12 | 1994-08-23 | Sgs-Thomson Microelectronics S.R.L. | Structure for protecting an integrated circuit from electrostatic discharges |
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
| JP2010232572A (ja) * | 2009-03-30 | 2010-10-14 | New Japan Radio Co Ltd | 半導体静電保護装置 |
| JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
-
1985
- 1985-05-17 JP JP60106508A patent/JPS61264754A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341005A (en) * | 1991-09-12 | 1994-08-23 | Sgs-Thomson Microelectronics S.R.L. | Structure for protecting an integrated circuit from electrostatic discharges |
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
| JP2010232572A (ja) * | 2009-03-30 | 2010-10-14 | New Japan Radio Co Ltd | 半導体静電保護装置 |
| JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
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