JPS61256761A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS61256761A JPS61256761A JP60099984A JP9998485A JPS61256761A JP S61256761 A JPS61256761 A JP S61256761A JP 60099984 A JP60099984 A JP 60099984A JP 9998485 A JP9998485 A JP 9998485A JP S61256761 A JPS61256761 A JP S61256761A
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- terminal
- area
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に積層型キャパ
シタを用いた1トランジスタ1キヤパシタ型のメモリセ
ルを有するグイナミソクRAMに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and particularly to a RAM having a one-transistor, one-capacitor type memory cell using a stacked capacitor.
第2図は従来の積層型キャパシタを用いた1トランジス
タ1キヤパシタ型のメモリセルの断面を示している。図
において、1はビットライン(以下BLと称す)端子、
2はワードライン(以下WLと称す)端子、3は通常O
■のセルプレート電圧(以下Vcpと称す)が印加され
る端子である。FIG. 2 shows a cross section of a one-transistor, one-capacitor type memory cell using a conventional stacked capacitor. In the figure, 1 is a bit line (hereinafter referred to as BL) terminal;
2 is a word line (hereinafter referred to as WL) terminal, 3 is normally O
This is the terminal to which the cell plate voltage (hereinafter referred to as Vcp) of (2) is applied.
また4ないし7はトランジスタ20を構成する要素であ
り、4および7はそのトランジスタ20のソース及びド
レインとなる拡散領域、5はそのゲート電極、6は酸化
膜である。またりないし11は上記積層型キャパシタ3
0を構成する要素であり、9および11はその2つの対
抗電極であり、10はその絶縁膜である。電極9は直接
コンタクト8を介してトランジスタ20のドレイン7に
接゛続されており、また酸化膜13によって半導体基板
14と電気的に絶縁されている。またBL端子1は拡散
領域4に、WL端子2はゲート電極5に、Vcp端子3
は対向電極11にそれぞれ接続されている。Further, 4 to 7 are elements constituting the transistor 20, 4 and 7 are diffusion regions that become the source and drain of the transistor 20, 5 is the gate electrode thereof, and 6 is an oxide film. In addition, 11 is the above-mentioned multilayer capacitor 3
0, 9 and 11 are its two opposing electrodes, and 10 is its insulating film. Electrode 9 is directly connected to drain 7 of transistor 20 via contact 8 and is electrically insulated from semiconductor substrate 14 by oxide film 13 . Further, the BL terminal 1 is connected to the diffusion region 4, the WL terminal 2 is connected to the gate electrode 5, and the Vcp terminal 3 is connected to the gate electrode 5.
are connected to the counter electrode 11, respectively.
次に動作について説明する。まずメモリセル40に情報
“0”あるいは“l”を書き込む場合、WL端子2にハ
イレベルを印加してトランジスタ20をオンにする。こ
うしておいてBL端子1にそれぞれロウレベルあるいは
ハイレベルを印加するとそのレベルが該トランジスタ2
0を介してキャパシタ30の一方の電極9に伝達される
。そしてこの電極9がロウレベルのときにはキャパシタ
30に電子が蓄積されハイレベルのときには蓄積されな
い。このようにしてメモリセルに情報“0”あるいは1
″が書込まれる。Next, the operation will be explained. First, when writing information "0" or "l" into the memory cell 40, a high level is applied to the WL terminal 2 to turn on the transistor 20. In this way, when a low level or a high level is applied to the BL terminal 1, the level changes to the transistor 2.
0 to one electrode 9 of the capacitor 30. When the electrode 9 is at a low level, electrons are accumulated in the capacitor 30, and when the electrode 9 is at a high level, electrons are not accumulated. In this way, information "0" or "1" is stored in the memory cell.
” is written.
次にメモリセル40の情報を読出す場合はBL端子1を
たとえばハイ・フローティングにしておいてWL端子2
をハイレベルにしトランジスタ20をオンすれば、キャ
パシタ30に電子が蓄積されていればBL線端子レベル
がわずかに低下し、蓄積されていなければ変化しない。Next, when reading information from the memory cell 40, the BL terminal 1 is set to high floating, and the WL terminal 2
When the voltage is set to a high level and the transistor 20 is turned on, the level of the BL line terminal decreases slightly if electrons are accumulated in the capacitor 30, and remains unchanged if they are not accumulated.
従ってこの変化をセンスアンプで増幅して読出せばよい
。Therefore, this change can be amplified by a sense amplifier and read out.
従来の半導体記憶装置は以上のように構成されており、
積層型キャパシタは平面的に形成されているので、高集
積化に伴ってセル面積が縮小されるとその蓄積容量が減
少し、したがって上記の読出しレベルの変化が減少し誤
動作する恐れがあるb・この発明は上記のような従来の
ものの問題点を解消するためになされたもので、セル面
積が縮小されても実効的なメモリセル容量が減少するこ
とのない半導体記憶装置を提供することを目的としてい
る。A conventional semiconductor memory device is configured as described above.
Since multilayer capacitors are formed in a planar manner, as the cell area is reduced due to higher integration, the storage capacity will decrease, and therefore the above-mentioned change in read level will decrease, leading to a risk of malfunction.b. This invention was made in order to solve the problems of the conventional devices as described above, and its purpose is to provide a semiconductor memory device in which the effective memory cell capacity does not decrease even if the cell area is reduced. It is said that
この発明に係る半導体記憶装置は、メモリセルの積層型
キャパシタを半導体基板上に形成された厚い酸化膜の壁
面に沿って形成するようにしたものである。In a semiconductor memory device according to the present invention, a stacked capacitor of a memory cell is formed along a wall surface of a thick oxide film formed on a semiconductor substrate.
この発明においては、厚い酸化膜は積層型キャパシタを
従来の平面から立体的に形成することを可能にし、セル
面積が縮小されても実効的なキャパシタ面積を増加する
ことができるので、充分な蓄積容量を確保することがで
きる。In this invention, the thick oxide film allows the stacked capacitor to be formed three-dimensionally from the conventional planar surface, and even if the cell area is reduced, the effective capacitor area can be increased, so that sufficient storage capacity can be achieved. Capacity can be secured.
以下、本発明の実施例を図について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例による半導体記憶装置を示し
、積層型キャパシタを用いた1トランジスタ1キヤパシ
タ型のメモリセルの断面を示している。図において、第
2図と同様に、1はBL線端子2はWL端子、3はセル
プレート電圧Vcp端子である。また4ないし7はトラ
ンジスタ20を構成する要素であり、4および7はその
トランジスタ20のソース及びドレインとなる拡散領域
、5はそのゲート電極、6は酸化膜である。また9ない
し11は上記積層型キャパシタ30を構成す −る要素
であり、9および11はその2つの対向電極、10はそ
の絶縁膜である。電極9は厚い酸化膜13の壁面15に
沿て形成され、これによって半導体基板14と電気的に
絶縁されており、直接コンタクト8を介してトランジス
タ20のドレイン7に接続されている。またBL端子1
は拡散領域4に、WL端子2はゲート電極5に、Vcp
端子3は対向電極11にそれぞれ接続されている。FIG. 1 shows a semiconductor memory device according to an embodiment of the present invention, and shows a cross section of a one-transistor, one-capacitor type memory cell using a stacked capacitor. In the figure, as in FIG. 2, 1 is the BL line terminal 2 is the WL terminal, and 3 is the cell plate voltage Vcp terminal. Further, 4 to 7 are elements constituting the transistor 20, 4 and 7 are diffusion regions that become the source and drain of the transistor 20, 5 is the gate electrode thereof, and 6 is an oxide film. Further, 9 to 11 are elements constituting the multilayer capacitor 30, 9 and 11 are two opposing electrodes thereof, and 10 is an insulating film thereof. The electrode 9 is formed along the wall surface 15 of the thick oxide film 13, thereby being electrically insulated from the semiconductor substrate 14, and directly connected to the drain 7 of the transistor 20 via the contact 8. Also, BL terminal 1
is connected to the diffusion region 4, the WL terminal 2 is connected to the gate electrode 5, and the Vcp
The terminals 3 are connected to counter electrodes 11, respectively.
次に作用効果について説明する0本実施例の基本的動作
については従来のものと全く同一であるが、本実施例で
は積層型キャパシタ30がかなりの段差を有する厚い酸
化膜13よりなる壁面15に沿って形成されており、対
向電極9,11面積が従来の平面的なものに比しはるか
に増加しているので、実効的なキャパシタ面積が大きく
蓄積容量が大であり、従って高集積化に伴ってセル面積
が縮小されても正しい読出し動作が行われる。Next, the functions and effects will be explained. The basic operation of this embodiment is exactly the same as that of the conventional one, but in this embodiment, the multilayer capacitor 30 is attached to a wall surface 15 made of a thick oxide film 13 with a considerable step difference. Since the area of the opposing electrodes 9 and 11 is much larger than that of a conventional planar electrode, the effective capacitor area is large and the storage capacity is large, making it suitable for high integration. Accordingly, even if the cell area is reduced, a correct read operation can be performed.
以上のように、この発明に係る半導体記憶装置によれば
、積層型キャパシタを半導体基板上に形成された厚い酸
化膜の壁面に沿って形成するようにしたので、セル面積
が縮小されても実効的なキャパシタ面積を増加すること
ができ、充分な蓄積容量を確保することができる効果が
ある。As described above, according to the semiconductor memory device of the present invention, since the stacked capacitor is formed along the wall surface of the thick oxide film formed on the semiconductor substrate, even if the cell area is reduced, the effective This has the effect of increasing the capacitor area and ensuring sufficient storage capacity.
第1図はこの発明の一実施例による積層型キャパシタを
用いた半導体記憶装置を示す断面図、第2図は従来の積
層型キャパシタを用いた半導体記憶装置を示す断面図で
ある。
図において、1はビットラインBL端子、2はワードラ
インWL端子、3はセルプレート電圧Vcp端子、20
はトランジスタ、4及び7はそのトランジスタのソース
及びドレインとなる拡散領域、5はそのゲート電極、6
は酸化膜、30は積層型キャパシタ、9および11はそ
の2つの対向電極であり、10はその絶縁膜である。ま
た8は直接コンタクト、12.13は酸化膜、40はメ
モリセルである。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a sectional view showing a semiconductor memory device using a stacked capacitor according to an embodiment of the present invention, and FIG. 2 is a sectional view showing a semiconductor storage device using a conventional stacked capacitor. In the figure, 1 is a bit line BL terminal, 2 is a word line WL terminal, 3 is a cell plate voltage Vcp terminal, 20
are transistors, 4 and 7 are diffusion regions that become the sources and drains of the transistors, 5 is the gate electrode thereof, and 6 is the transistor.
is an oxide film, 30 is a stacked capacitor, 9 and 11 are its two opposing electrodes, and 10 is its insulating film. Further, 8 is a direct contact, 12 and 13 are oxide films, and 40 is a memory cell. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
るメモリセルを有し、該キャパシタは半導体基板上に形
成された2つの対向電極よりなる積層型キャパシタであ
って、該積層型キャパシタを半導体基板上に形成された
厚い酸化膜よりなる壁面に沿って形成したことを特徴と
する半導体記憶装置。(1) It has a memory cell consisting of one transistor and one capacitor, and the capacitor is a stacked capacitor consisting of two opposing electrodes formed on a semiconductor substrate, and the stacked capacitor is placed on the semiconductor substrate. A semiconductor memory device characterized in that it is formed along a wall surface made of a thick oxide film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60099984A JPS61256761A (en) | 1985-05-10 | 1985-05-10 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60099984A JPS61256761A (en) | 1985-05-10 | 1985-05-10 | Semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61256761A true JPS61256761A (en) | 1986-11-14 |
Family
ID=14261921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60099984A Pending JPS61256761A (en) | 1985-05-10 | 1985-05-10 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61256761A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5723261A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Semiconductor memory |
JPS57106064A (en) * | 1980-12-23 | 1982-07-01 | Seiko Epson Corp | Semiconductor device |
-
1985
- 1985-05-10 JP JP60099984A patent/JPS61256761A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5723261A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Semiconductor memory |
JPS57106064A (en) * | 1980-12-23 | 1982-07-01 | Seiko Epson Corp | Semiconductor device |
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