KR100269209B1 - A nondestructive read out tft ferroelectric random access memory and an operating method thereof - Google Patents
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Abstract
Description
본 발명은 비파괴 읽기(NDRO; nondestructive read out) 박막 트랜지스터 강유전체 랜덤 액세스 메모리(TFT-FRAM; thin film transistor-random access memory) 및 그 작동 방법에 관한 것이다.The present invention relates to nondestructive read out (NDRO) thin film transistor ferroelectric random access memory (TFT-FRAM) and methods of operation thereof.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-1C 구조는 CMOS 트랜지스터(transistor; 10, 14b, 15, 16, 17)와 강유전체 캐패시터(11, 12, 13)를 전극(18b)으로 연결하여 하나의 셀(cell)을 형성하고 있다. 즉, 불순물 도핑에 의하여 소스(15) 및 드레인(17)이 형성된 실리콘 기판(10)의 채널(19) 상에 절연층(14b)이 형성되고, 이 절연층(14b) 내에 게이트(16)가 형성되어 있는 CMOS 트랜지스터와 하부 전극(11), 강유전체층(12) 및 상부 전극(13)이 순차로 적층된 강유전체 캐패시터(11,12,13)이 연결된 구조로 되어 있다. 이를 1T-1C 구조라 부르는데 1T-1C가 한 개의 셀이 된다. 여기서, CMOS 트랜지스터의 소스(15) 및 드레인(17)의 상부는 절연층이 개구되어 소스 전극(18a) 및 드레인 전극(18b)이 형성되어 있으며, 강유전체 캐패시터는 CMOS 기판(10) 위에 제작되고 주변의 트랜지스터와 연결되며, 그 상부에는 의 상부에는 절연층의 개구부를 통하여 전극(18c)이 형성되어 있다. 이와 같이, 각 메모리 셀들이 하나의 트랜지스터와 하나의 강유전체 캐패시터로 구성되는 1T-1C는 단일 트랜지스터(single transistor) FRAM에 등가하는 집적도를 보장할 수 없는 한계가 있다.1 is a schematic vertical cross-sectional view of a ferroelectric random access memory of the conventional 1T-1C structure. As shown, the 1T-1C structure connects a CMOS transistor (10, 14b, 15, 16, 17) and ferroelectric capacitors (11, 12, 13) to an electrode (18b) to connect one cell. Forming. That is, the insulating layer 14b is formed on the channel 19 of the silicon substrate 10 on which the source 15 and the drain 17 are formed by impurity doping, and the gate 16 is formed in the insulating layer 14b. The formed CMOS transistor and the lower electrode 11, the ferroelectric layer 12, and the upper electrode 13 have a structure in which the ferroelectric capacitors 11, 12, 13, which are sequentially stacked, are connected. This is called a 1T-1C structure, where 1T-1C becomes one cell. Here, an insulating layer is opened on the top of the source 15 and the drain 17 of the CMOS transistor to form a source electrode 18a and a drain electrode 18b. A ferroelectric capacitor is fabricated on the CMOS substrate 10 and surrounded by a periphery. The electrode 18c is connected to the transistor of the upper portion of the transistor through an opening of the insulating layer. As such, the 1T-1C, in which each memory cell is composed of one transistor and one ferroelectric capacitor, has a limit that cannot guarantee an integration degree equivalent to a single transistor FRAM.
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-CC(1 transistor-common capacitor) 구조의 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 박막 트랜지스터들이 공통 강유전체 캐패시터 상에 집적된 구조를 이루고 있다. 즉, 강유전체 캐패시터의 하부전극(1)을 먼저 증착하여 공통 전극으로 이용한다. 이 공통 하부전극(1)에 강유전물질(2)을 증착하여 공통 강유전체층(2)으로 이용한다. 이 때는 반도체에 대한 강유전체층 증착 온도의 제한이 없다. 다음에 각 메모리 셀(cell)을 형성하기 위하여 메모리 셀별로 상부전극(3)을 증착한다. 그 다음에 상부전극(3)에 절연체(4a)를 증착하되 상부전극(3)과 박막 트랜지스터가 접촉할 창(window)을 남겨둔다. 그 위에 박막 트랜지스터(TFT; thin film transistor)를 형성한다. 이와 같이, 전체적으로 공통인 하나의 강유전체층 상에 각 메모리 셀들에 대응하는 각각의 트랜지스터들이 형성된 1T-CC TFT-FRAM은 집적도는 1T-1C FRAM 보다 높을 수 있으나 여전히 집적도의 한계가 있다.2 is a schematic vertical cross-sectional view of a ferroelectric random access memory of the conventional 1T-CC structure. As shown, a thin film transistor ferroelectric random access memory having a 1 transistor-common capacitor (1T-CC) structure has a structure in which thin film transistors are integrated on a common ferroelectric capacitor. That is, the lower electrode 1 of the ferroelectric capacitor is first deposited and used as a common electrode. The ferroelectric material 2 is deposited on the common lower electrode 1 and used as the common ferroelectric layer 2. At this time, there is no limitation of the ferroelectric layer deposition temperature for the semiconductor. Next, the upper electrode 3 is deposited for each memory cell to form each memory cell. Then, an insulator 4a is deposited on the upper electrode 3, but leaves a window in which the upper electrode 3 and the thin film transistor are in contact. A thin film transistor (TFT) is formed thereon. As such, the 1T-CC TFT-FRAM in which the transistors corresponding to the respective memory cells are formed on one common ferroelectric layer may have a higher integration density than the 1T-1C FRAM, but still has a limitation in integration density.
또한, 단일 트랜지스터 강유전체 랜덤 액세스 메모리(Single transistor FRAM)는 구조에 있어서는 단순하나 작동을 위한 회로 형성이 아직도 확립되어 있지 않고, 비파괴 읽기(NonDesructive Read Out) TFT-FRAM은 고집적에 적합하지 않으며, 단일 트랜지스터(single transistor) TFT-FRAM은 구조나 작동 방법이 복잡한 문제점이 있다.In addition, the single transistor ferroelectric random access memory (Single transistor FRAM) is simple in structure, but the circuit formation for operation is still not established, and NonDesructive Read Out TFT-FRAM is not suitable for high integration, single transistor (single transistor) TFT-FRAM has a complicated structure and operation method.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 비파괴 읽기(NDRO; nondestructive read out)형의 강유전체 메모리를 위하여 집적도를 보장하는 동시에 강유전체 부위를 선택적으로 분극시키면서 크로스토크(crosstalk)의 영향을 받지않는 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리 및 그 작동 방법을 제공하는데 그 목적이 있다.The present invention was devised to improve the above-mentioned problems, while ensuring the density for nondestructive read out (NDRO) type ferroelectric memory and being subjected to crosstalk while selectively polarizing the ferroelectric region. To provide a non-destructive read thin film transistor ferroelectric random access memory and its operation method.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,1 is a schematic vertical cross-sectional view of a ferroelectric random access memory of a conventional 1T-1C structure;
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,2 is a schematic vertical cross-sectional view of a ferroelectric random access memory of the conventional 1T-CC structure;
도 3은 본 발명에 따른 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리의 발췌 수직 단면도,3 is an excerpted vertical sectional view of a non-destructive read thin film transistor ferroelectric random access memory according to the present invention;
도 4a 및 도 4b는 각각 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리의 등가 회로도,4A and 4B are equivalent circuit diagrams of the non-destructive read thin film transistor ferroelectric random access memory of FIG. 3, respectively.
도 5a은 도 3의 NDRO 1T-CC TFT-FRAM cell의 A-A'라인을 따라 절개한 개략적 투시 평면도,5A is a schematic perspective plan view taken along line A-A 'of the NDRO 1T-CC TFT-FRAM cell of FIG. 3;
도 5b는 도 3의 NDRO 1T-CC TFT-FRAM cell의 B-B'라인을 따라 절개한 개략적 좌측면도,5B is a schematic left side view taken along line B-B 'of the NDRO 1T-CC TFT-FRAM cell of FIG. 3;
도 5c는 도 3의 NDRO 1T-CC TFT-FRAM cell의 C-C'라인을 따라 절개한 개략적 우측면도,FIG. 5C is a schematic right side view taken along the line CC ′ of the NDRO 1T-CC TFT-FRAM cell of FIG. 3;
도 6a 및 도 6b는 각각 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리에서의 "쓰기" 동작을 설명하기 위한 도면,6A and 6B are diagrams for describing the " write " operation in the non-destructive read thin film transistor ferroelectric random access memory of FIG.
도 7a 및 도 7b는 각각 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리에서의 "읽기" 동작을 설명하기 위한 도면,7A and 7B are diagrams for describing the " read " operation in the non-destructive read thin film transistor ferroelectric random access memory of FIG.
그리고 도 8은 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리의 등가 회로도이다.8 is an equivalent circuit diagram of the non-destructive read thin film transistor ferroelectric random access memory of FIG. 3.
<도면의 주요부분에 대한 부호의 설명＞<Explanation of symbols for the main parts of the drawings>
101. "쓰기"용 비트라인(B)101. Bit line (B) for "write"
102. 워드라인(W)102. Wordline (W)
103. TFT의 소스103. Source of TFT
104. TFT용 제2채널104. Second channel for TFT
105. 콘택트 플러그(Contact plug)105. Contact plug
106. "읽기"용 비트라인(B*)106. Bitline for "Read" (B *)
107. 강유전체 캐패시터 상부전극용 제1채널107. First channel for ferroelectric capacitor upper electrode
108. 도전성 접합층(conductive contact barrier)108. Conductive contact barrier
109. 강유전체층109. Ferroelectric Layer
110. 플레이트 패드(혹은 플레이트 라인(plate line))110. Plate pads (or plate lines)
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리는, 일방향의 스트라이프 상으로 형성되어 강유전체 캐패시터의 하부 전극 역할을 하는 플레이트 라인; 상기 플레이트 라인 상부에 형성된 강유전체층; 각 메모리 셀에 대응하는 상기 강유전체 캐패시터의 상부 전극 역할을 하도록 상기 강유전체 상에 제1불순물 도핑층 및 제2불순물 도핑층으로 적층되어 제1채널 및 제1소스와 드레인을 이루는 제1반도체 도핑층; 상기 제1반도체 도핑층 상에 상기 제1불순물 도핑층 및 제2불순물 도핑층으로 적층되어 제2채널 및 제2소스와 드레인을 이루는 제2반도체 도핑층 및 상기 제2 채널 상부에 형성된 게이트를 포함하는 박막 트랜지스터;를 구비하고, 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향으로 형성된 읽기용 비트라인; 상기 제1채널과 제1소스를 함께 연결하는 접합층; 상기 접합층과 상기 제2소스를 전기적으로 연결하는 플러그; 상기 게이트를 상기 플레이트 라인과 교차하는 방향으로 연결하여 형성된 워드라인; 상기 제2드레인들을 상기 플레이트 라인과 나란한 방향으로 연결하여 형성된 쓰기용 비트라인;을 구비한 것을 특징으로 한다.In order to achieve the above object, the non-destructive read thin film transistor ferroelectric random access memory according to the present invention comprises: a plate line formed on a stripe in one direction to serve as a lower electrode of the ferroelectric capacitor; A ferroelectric layer formed on the plate line; A first semiconductor doping layer stacked with a first impurity doping layer and a second impurity doping layer on the ferroelectric to serve as an upper electrode of the ferroelectric capacitor corresponding to each memory cell and forming a first channel and a first source and a drain; A second semiconductor doping layer stacked on the first semiconductor doping layer with the first impurity doping layer and the second impurity doping layer to form a second channel and a second source and a drain, and a gate formed on the second channel. A read bit line formed in a direction parallel to the plate line such that the first drains are electrically connected to each other; A bonding layer connecting the first channel and the first source together; A plug electrically connecting the bonding layer and the second source; A word line formed by connecting the gate in a direction crossing the plate line; And a write bit line formed by connecting the second drains in a direction parallel to the plate line.
본 발명에 있어서, 상기 박막 트랜지스터는 SOI 혹은 스마트 컷(smart cut)을 이용하여 본딩(bonding)하여 제작하거나 반도체를 직접 증착하여 제작한 것이 바람직하다.In the present invention, the thin film transistor is preferably manufactured by bonding using SOI or smart cut or by directly depositing a semiconductor.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리의 작동 방법은, 일방향의 스트라이프 상으로 형성되어 강유전체 캐패시터의 하부 전극 역할을 하는 플레이트 라인; 상기 플레이트 라인 상부에 형성된 강유전체층; 각 메모리 셀에 대응하는 상기 강유전체 캐패시터의 상부 전극 역할을 하도록 상기 강유전체 상에 제1불순물 도핑층 및 제2불순물 도핑층으로 적층되어 제1채널 및 제1소스와 드레인을 이루는 제1반도체 도핑층; 상기 제1반도체 도핑층 상에 상기 제1불순물 도핑층 및 제2불순물 도핑층으로 적층되어 제2채널 및 제2소스와 드레인을 이루는 제2반도체 도핑층 및 상기 제2 채널 상부에 형성된 게이트를 포함하는 박막 트랜지스터;를 구비하고, 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향으로 형성된 읽기용 비트라인; 상기 제1채널과 제1소스를 함께 연결하는 접합층; 상기 접합층과 상기 제2소스를 전기적으로 연결하는 플러그; 상기 게이트를 상기 플레이트 라인과 교차하는 방향으로 연결하여 형성된 워드라인; 상기 제2드렝인들을 상기 플레이트 라인과 나란한 방향으로 연결하여 형성된 쓰기용 비트라인;을 구비한 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 작동 방법에 있어서, 상기 워드라인을 어드레싱의 기준으로 하여, (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및 (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인에 인가된 전압에 의해 상기 쓰기용 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를 포함하는 것을 특징으로 한다.In addition, to achieve the above object, a non-destructive read thin film transistor ferroelectric random access memory operating method according to the present invention, the plate line is formed in one direction of the stripe to serve as a lower electrode of the ferroelectric capacitor; A ferroelectric layer formed on the plate line; A first semiconductor doping layer stacked with a first impurity doping layer and a second impurity doping layer on the ferroelectric to serve as an upper electrode of the ferroelectric capacitor corresponding to each memory cell and forming a first channel and a first source and a drain; A second semiconductor doping layer stacked on the first semiconductor doping layer with the first impurity doping layer and the second impurity doping layer to form a second channel and a second source and a drain, and a gate formed on the second channel. A read bit line formed in a direction parallel to the plate line such that the first drains are electrically connected to each other; A bonding layer connecting the first channel and the first source together; A plug electrically connecting the bonding layer and the second source; A word line formed by connecting the gate in a direction crossing the plate line; 10. A method of operating a non-destructive read thin film transistor ferroelectric random access memory having a write bit line formed by connecting the second drain lines in a direction parallel to the plate line, wherein the word line is used as a reference. A write step of applying a voltage to the word line to address a memory cell, and writing information by applying a potential difference between the read bit line and the plate line; And (b) applying a voltage to the word line to address a memory cell and reading information through a sense amplifier connected to the write bit line by a voltage applied to the read bit line. It is characterized by.
이하 도면을 참조하면서 본 발명에 따른 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리 및 그 작동 방법을 상세하게 설명한다.Hereinafter, a non-destructive read thin film transistor ferroelectric random access memory and a method of operating the same will be described in detail with reference to the accompanying drawings.
본 발명에 따른 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리는 박막트랜지스터의 워드 라인(word line)을 어드레스(address)를 위한 기준으로 삼으면서 기록용 비트 라인(bit line)(B)과 읽기용 비트 라인(bit line)(B*)이 따로 있는 점에 특징이 있으며, 강유전체 캐패시터 상에 형성되는 박막트랜지스터(TFT)는 SOI(silicon on insulate) 혹은 스마트 컷(smart cut)을 사용하여 제작하거나 Si 박막을 직접 증착하여 제작한다.According to the present invention, a non-destructive read thin film transistor ferroelectric random access memory uses a word line of a thin film transistor as a reference for an address, and writes a bit line B and a read bit line. Bit line (B * ) is a special feature. Thin film transistors (TFTs) formed on ferroelectric capacitors are fabricated using silicon on insulate (SOI) or smart cut or directly It is produced by vapor deposition.
도 3은 본 발명에 따른 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리(NDRO 1T-CC TFT-FRAM)의 발췌 수직 단면도이다. 도시된 바와 같이, 본 발명에 따른 비파괴 읽기 TFT FRAM은, 스트라이프 모양의 플레이트 패드(plate pad)(110) 위에 강유전체(109)를 증착하고, 그 위에 각 메모리 셀들에 대응하는 윗 전극으로 반도체 박막 패드(pad)를 형성한다. 이 반도체 패드는 게이트가 없는 TFT 형태를 갖추며 가운데는 제1채널(p; 107)이 되고 그 가장자리는 제1소스(n+) 및 제1드레인(n+)이 된다. 이러한 반도체 패드의 한 쪽은 플레이트 라인(110) 나란한 방향의 읽기전용 비트 라인(106; bit*)으로 연결하고 다른 한 쪽과 채널(107)은 같은 도전성 물질로 연결하여 접합층(108)을 형성한다. 이 도전성 물질의 접합층(108)은 다시 콘택트 플러그(105)로 연결되고 이 플러그(plug)(105)는 TFT의 제2소스(103)에 연결된다. TFT의 제2드레인은 쓰기전용 비트 라인(101)에 연결된다. 이러한 구조를 NDRO 1T-CC TFT-FRAM이라고 명명한다. 도 4a 및 도 4b는 각각 이들 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리의 등가 회로도를 나타낸다.3 is an excerpted vertical sectional view of a non-destructive read thin film transistor ferroelectric random access memory (NDRO 1T-CC TFT-FRAM) according to the present invention. As shown, the non-destructive read TFT FRAM according to the present invention deposits a ferroelectric 109 on a stripe-shaped plate pad 110, and a semiconductor thin film pad as an upper electrode corresponding to each memory cell thereon. form a pad. This semiconductor pad has the form of a TFT without a gate, the center of which is the first channel p (107) and the edges of which are the first source (n + ) and the first drain (n + ). One side of the semiconductor pad is connected to the plate line 110 in a parallel read-only bit line 106 (bit *), and the other side and the channel 107 are connected to the same conductive material to form a bonding layer 108. do. The bonding layer 108 of this conductive material is again connected to the contact plug 105 and the plug 105 is connected to the second source 103 of the TFT. The second drain of the TFT is connected to the write-only bit line 101. This structure is called NDRO 1T-CC TFT-FRAM. 4A and 4B show equivalent circuit diagrams of these nondestructive read thin film transistor ferroelectric random access memories, respectively.
도 5a는 도 3의 NDRO 1T-CC TFT-FRAM cell의 A-A'라인을 따라 절개한 개략적 투시 평면도이고, 도 5b는 도 3의 NDRO 1T-CC TFT-FRAM cell의 B-B'라인을 따라 절개한 개략적 좌측면도이고, 도 5c는 도 3의 NDRO 1T-CC TFT-FRAM cell의 C-C'라인을 따라 절개한 개략적 우측면도이다. 도시된 바와 같이, 플레이트 라인(110) 즉 플레이트 패드(Plate pad)과 비트 라인(bit line)(101)들은 서로 평행하고 워드 라인(word line)(102)들과는 수직을 이룬다.FIG. 5A is a schematic perspective plan view taken along line A-A 'of the NDRO 1T-CC TFT-FRAM cell of FIG. 3, and FIG. 5B shows line B-B' of the NDRO 1T-CC TFT-FRAM cell of FIG. FIG. 5C is a schematic right side view taken along the line CC ′ of the NDRO 1T-CC TFT-FRAM cell of FIG. 3. As shown, the plate line 110, that is, the plate pad and the bit line 101, are parallel to each other and perpendicular to the word lines 102.
이상과 같은 구조의 NDRO 1T-1CC TFT-FRAM의 작동 방법은 다음과 같다.The operation method of the NDRO 1T-1CC TFT-FRAM having the above structure is as follows.
먼저, 도 6a 및 도 6b는 각각 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리(NDRO 1T-1CC TFT-FRAM)에서의 "쓰기" 동작을 설명하기 위한 도면이다. 이들 도면에서는 n-채널 트랜지스터의 경우를 예로 들고 있다. 도 6a에 도시된 바와 같이, 게이트 라인(word line)(102)에 먼저 전압 Vw를 인가하여 메모리 셀을 선택하는 어드레싱을 한 다음, 비트라인(101)에 전압 Vb를 인가하면 TFT가 동작하면서 콘택트(contact) 접합층(108)을 거쳐 전압이 강유전체 캐패시터의 윗전극에 전달되면 윗전극 면적에 해당하는 만큼 강유전체가 분극된다. 이를 "0"로 지정한다. 도 6b에 도시된 바와 같이, 반대로 분극시키는 경우에는 게이트 라인(word line)(102)에 전압 Vw을 인가하여 어드레싱을 하고, 플레이트 패드(plate pad)(110)에 전압 Vp를 인가하면, 강유전체 캐패시터의 상부전극을 이루는 제1채널(channel)(107)과 제1소스 부분 만큼 분극이 반전된다. 이를 "1"로 지정한다. "0"으로 분극되면 상부전극 제1채널(107)에는 양의 속박전하(positve bound charge)가 형성되고, "1"로 분극되면 상부전극 제1채널(107)에는 음의 속박전하(negative bound charge)가 형성된다.First, FIGS. 6A and 6B are diagrams for describing the " write " operation in the non-destructive read thin film transistor ferroelectric random access memory (NDRO 1T-1CC TFT-FRAM) of FIG. 3, respectively. In these figures, the case of an n-channel transistor is taken as an example. As shown in FIG. 6A, a voltage Vw is first applied to a gate line 102 to address a memory cell, and then a voltage Vb is applied to the bit line 101. When the voltage is transferred to the upper electrode of the ferroelectric capacitor via the junction layer 108, the ferroelectric is polarized as much as the upper electrode area. Specify this as "0". As shown in FIG. 6B, in the case of reverse polarization, the voltage Vw is applied to the gate line 102 to address the voltage Vp, and the ferroelectric capacitor is applied to the plate pad 110. The polarization is reversed by the first channel 107 and the first source portion constituting the upper electrode. Specify this as "1". If it is polarized to "0", positive bound charge is formed in the upper electrode first channel 107, and if it is polarized to "1", negative negative charge is formed in the upper electrode first channel 107. charge) is formed.
다음에, 도 7a 및 도 7b는 각각 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리(NDRO 1T-1CC TFT-FRAM)에서의 "읽기" 동작을 설명하기 위한 도면이다. 메모리 상태를 읽을 때에는 게이트 라인(word line)(102)에 전압 Vw을 인가하여 읽을 셀을 어드레싱하고 읽기 전용 비트 라인(106)에는 전압 Vr을 인가한다. 먼저, 도 7a에 도시된 바와 같이, "0"으로 기록된 경우에는 채널(107)이 “off"상태 이므로 전류가 흐르지 않고, 도 7b에 도시된 바와 같이, "1"로 기록된 경우는 채널(107)이 "on"이므로 전류가 흐르면서 센스 증폭기(sense amplifer;S/A)로 감지하게 된다. p-채널의 경우는 n-채널과 원리는 같되 "0"이 "on"이 되고 "1"이 "off"가 된다.7A and 7B are diagrams for explaining the " read " operation in the non-destructive read thin film transistor ferroelectric random access memory (NDRO 1T-1CC TFT-FRAM) of Fig. 3, respectively. When reading the memory state, the voltage Vw is applied to the gate line 102 to address the cell to be read, and the voltage Vr is applied to the read-only bit line 106. First, as shown in FIG. 7A, when the channel is recorded as "0", no current flows because the channel 107 is in the "off" state, and as shown in FIG. 7B, the channel is recorded as "1". Since 107 is "on", current flows and is sensed by a sense amplifier (S / A) P-channel is the same principle as n-channel but "0" is "on" and "1" "Is off".
이와 같은 쓰기 혹은 읽기 방법은, 도 8에 도시된 바와 같이, 특히 작동의 시작 단계에서 쓰거나 읽을 메모리 셀을 선택하기 위하여 특정 워드 라인(W(n))에 전압을 인가하여 어드레싱하는 점에 특징이 있다. 이와 같이 하면 TFT의 게이트에 전압이 인가되므로 해당 TFT가 작동되어 그 하부의 강유전체 캐패시터에 전류를 흘려 분극을 일으키거나 분극에 의한 채널의 정보를 읽을 수 있게 된다.Such a write or read method is characterized in that the voltage is addressed by applying a voltage to a specific word line W (n) to select a memory cell to be written or read, especially at the start of operation, as shown in FIG. have. In this case, since a voltage is applied to the gate of the TFT, the corresponding TFT is operated so that current flows through the ferroelectric capacitor thereunder, thereby causing polarization or reading channel information by polarization.
이상 설명한 바와 같이, 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리는 셀 사이즈(cell size)가 상부전극 면적으로 정해지므로 기존의 단일 트랜지스터형(single transistor type) FRAM과 동일한 집적도를 유지할 수 있다. 또한, 어드레싱(Addressing)은 워드라인 하나로 기준을 삼기 때문에 종래의 메모리 작동 설계를 따를 수 있다. 따라서 1T-1C FRAM, NDRO FRAM, TFT-FRAM의 장점만을 갖춘 FRAM이 된다.As described above, the non-destructive read thin film transistor ferroelectric random access memory according to the present invention can maintain the same density as the conventional single transistor type FRAM because the cell size is determined by the upper electrode area. In addition, addressing can follow a conventional memory operation design since a single wordline is referenced. Therefore, it becomes FRAM having only the advantages of 1T-1C FRAM, NDRO FRAM, and TFT-FRAM.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980007902A KR100269209B1 (en) | 1998-03-10 | 1998-03-10 | A nondestructive read out tft ferroelectric random access memory and an operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980007902A KR100269209B1 (en) | 1998-03-10 | 1998-03-10 | A nondestructive read out tft ferroelectric random access memory and an operating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990074358A KR19990074358A (en) | 1999-10-05 |
| KR100269209B1 true KR100269209B1 (en) | 2000-10-16 |
Family
ID=19534523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980007902A KR100269209B1 (en) | 1998-03-10 | 1998-03-10 | A nondestructive read out tft ferroelectric random access memory and an operating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100269209B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404667B1 (en) * | 2000-09-11 | 2002-06-11 | Samsung Electronics Co., Ltd. | 2T-1C ferroelectric random access memory and operation method thereof |
| KR20040040592A (en) * | 2002-11-07 | 2004-05-13 | 삼성전자주식회사 | Thin film transistor ferroelectric random access memory and method for manufacturing the same |
-
1998
- 1998-03-10 KR KR1019980007902A patent/KR100269209B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990074358A (en) | 1999-10-05 |
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