JPS61253922A - デイジタル位相比較器 - Google Patents
デイジタル位相比較器Info
- Publication number
- JPS61253922A JPS61253922A JP60094637A JP9463785A JPS61253922A JP S61253922 A JPS61253922 A JP S61253922A JP 60094637 A JP60094637 A JP 60094637A JP 9463785 A JP9463785 A JP 9463785A JP S61253922 A JPS61253922 A JP S61253922A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- reference signal
- phase error
- comparison signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は位相同期回路に使用されるディジタル位相比較
器に関し、特に比較信号と基準信号との間に周波数差を
伴う場合、また比較信号に雑音を伴う場合、あるいは同
期時間を短縮する場合などのディジタル位相比較器に関
するものである。
器に関し、特に比較信号と基準信号との間に周波数差を
伴う場合、また比較信号に雑音を伴う場合、あるいは同
期時間を短縮する場合などのディジタル位相比較器に関
するものである。
（従来の技術）
従来のこの種のディジタル位相比較器を０位相向期回路
で使用した場合、ループフィルタを２次系に配備する以
外は、比較信号と基準信号との間に周波数差が存在する
とき、定常的な位相誤差を生じる欠点があった。
で使用した場合、ループフィルタを２次系に配備する以
外は、比較信号と基準信号との間に周波数差が存在する
とき、定常的な位相誤差を生じる欠点があった。
（発明が解決しようとする問題点）
そこで、このような欠点を除去する方法として１例えば
位相比較器出力特性を第５図のように零位相誤差点にお
いて、非線形特性を持たせ。
位相比較器出力特性を第５図のように零位相誤差点にお
いて、非線形特性を持たせ。
位相誤差Ｏｅが大きくなるに従って位相誤差出力Ｄ（＄
）を減少させることによって比較信号に多くの雑音が含
まれている場合にも、良好な同期特性を得ることができ
、また比較信号と基準信号との間に周波数差を伴う場合
にも定常的な位相誤差を生じることなく同期することが
できる。
）を減少させることによって比較信号に多くの雑音が含
まれている場合にも、良好な同期特性を得ることができ
、また比較信号と基準信号との間に周波数差を伴う場合
にも定常的な位相誤差を生じることなく同期することが
できる。
しかし、この位相比較器を用いた位相同期回路は、入力
信号波形がバースト状に送られてきた場合、比較信号と
基準信号の初期の位相差が１８０度付近にあるときは位
相誤差出力が僅かであるために、同期するまでに可成シ
多くの時間が必要とする欠点があった。
信号波形がバースト状に送られてきた場合、比較信号と
基準信号の初期の位相差が１８０度付近にあるときは位
相誤差出力が僅かであるために、同期するまでに可成シ
多くの時間が必要とする欠点があった。
（問題点を解決するための手段）
本発明は、これらの欠点を除去するために位相同期回路
に用いるディジタル位相比較器の出力特性を改善し１位
相誤差グｅが大きくなるに従い位相誤差出力Ｄ（＄）を
π付近において一定時間の間一定とすることによりて定
常的な位相誤差を生じない同期、雑音除去能力が高く短
い同期時間で同期するディジタル位相比較器を提供しよ
うとするものである。以下図面によシ説明する。
に用いるディジタル位相比較器の出力特性を改善し１位
相誤差グｅが大きくなるに従い位相誤差出力Ｄ（＄）を
π付近において一定時間の間一定とすることによりて定
常的な位相誤差を生じない同期、雑音除去能力が高く短
い同期時間で同期するディジタル位相比較器を提供しよ
うとするものである。以下図面によシ説明する。
第１図は本発明による位相比較器出力特性を示し９図に
示すように位相誤差Ｏｅがπ−τ〜πまたは−π〜−π
＋τの間で位相誤差出力が一定となるよう忙規制し、こ
の区間内では位相誤差出力Ｄ（０）は正又は負でＤ［：
０）−を出力する。即π ち位相誤差出力が直線的に減少せず一定出力を保持し、
これによシ従来比較信号と基準信号との位相差がπ付近
の時に位相誤差出力が少なく。
示すように位相誤差Ｏｅがπ−τ〜πまたは−π〜−π
＋τの間で位相誤差出力が一定となるよう忙規制し、こ
の区間内では位相誤差出力Ｄ（０）は正又は負でＤ［：
０）−を出力する。即π ち位相誤差出力が直線的に減少せず一定出力を保持し、
これによシ従来比較信号と基準信号との位相差がπ付近
の時に位相誤差出力が少なく。
多くの同期時間を必要とすることを解消する。
また比較信号の信号対雑音比によって同期時間を最も早
くするτの値が変化することを利用して、比較信号の信
号対雑音比を測定又は推定することによυ、同期範囲を
変化させることなくτを変化するのみで、よシ早い同期
時間を得ることも可能である。このような位相比較器出
力特性を有する位相比較器を位相同期回路に使用した場
合、零位相誤差点において非線形特性を持っているため
直流利得が高く比較信号と基準信号間に周波数差がある
場合にも定常的な位相差を生じない。また１位相誤差が
大きくなるに従い位相誤差出力が減少するので、比較信
号の雑音成分によって同期がはずされることが少なく、
雑音除去能力の高い特性となっている。
くするτの値が変化することを利用して、比較信号の信
号対雑音比を測定又は推定することによυ、同期範囲を
変化させることなくτを変化するのみで、よシ早い同期
時間を得ることも可能である。このような位相比較器出
力特性を有する位相比較器を位相同期回路に使用した場
合、零位相誤差点において非線形特性を持っているため
直流利得が高く比較信号と基準信号間に周波数差がある
場合にも定常的な位相差を生じない。また１位相誤差が
大きくなるに従い位相誤差出力が減少するので、比較信
号の雑音成分によって同期がはずされることが少なく、
雑音除去能力の高い特性となっている。
（実施例）
第２図は本発明の一実施例のディジタル位相比較器のブ
ロック図を示しａは比較信号、ｂは基準信号、１及び３
はアンドナンドセレクトゲート（ＩＳＧ、３ＳＧ）２，
４及び５はＤ−７リツプ７０ツブ（２Ｄ−ＦＦ、４Ｄ−
ＦＦ、５Ｄ−ＦＦ）。
ロック図を示しａは比較信号、ｂは基準信号、１及び３
はアンドナンドセレクトゲート（ＩＳＧ、３ＳＧ）２，
４及び５はＤ−７リツプ７０ツブ（２Ｄ−ＦＦ、４Ｄ−
ＦＦ、５Ｄ−ＦＦ）。
６．７はＮＯＴ＠路、８，１０．１２はＯＲゲート１１
はＡＮＤ回路、９はワンショットマルチバイア’Ｌ／−
タ、Ｃは有効出力、ｄはアップダウン出力である。また
第３図及び第４図は比較信号ａが基準信号すよりも位相
が早いとき及び遅いときの各時間関係を示す。つぎに動
作を説明すると９位相の進み遅れは、比較信号ａの立ち
下シを基準として行なう。比較信号が立ち下シ時点で基
準信号すが高レベルＨ（第３図）であれば比較信号が基
準信号よりも位相が早いと判断しアップを有効と出力す
る。同様に比較信号が立ち下シ時点で基準信号が低レベ
ルＬ（第４図）であれば比較信号が基準信号よりも位相
が遅いと判断しダウンを有効と出力する。
はＡＮＤ回路、９はワンショットマルチバイア’Ｌ／−
タ、Ｃは有効出力、ｄはアップダウン出力である。また
第３図及び第４図は比較信号ａが基準信号すよりも位相
が早いとき及び遅いときの各時間関係を示す。つぎに動
作を説明すると９位相の進み遅れは、比較信号ａの立ち
下シを基準として行なう。比較信号が立ち下シ時点で基
準信号すが高レベルＨ（第３図）であれば比較信号が基
準信号よりも位相が早いと判断しアップを有効と出力す
る。同様に比較信号が立ち下シ時点で基準信号が低レベ
ルＬ（第４図）であれば比較信号が基準信号よりも位相
が遅いと判断しダウンを有効と出力する。
Ｄ−７リツプフロツプ５（以下５Ｄ−ＦＦと略す）のＤ
入力には基準信号す、クロック人力ＣＫには比較信号ａ
をＮＯＴ回路６を経て入力するよう接続されているため
比較信号ａが基準信号すよりも位相が早い時は出力ｅが
高レベルＨになシ１位相が遅い時は出力ｆが高レベルＨ
になる。
入力には基準信号す、クロック人力ＣＫには比較信号ａ
をＮＯＴ回路６を経て入力するよう接続されているため
比較信号ａが基準信号すよりも位相が早い時は出力ｅが
高レベルＨになシ１位相が遅い時は出力ｆが高レベルＨ
になる。
ここで、まず比較信号ａが基準信号すよりも位相が早い
時（第３図の場合）をのべる。５Ｄ−ＦＦによりｍ力ｅ
が高レベルＨとなるために２Ｄ−ＦＦはクリアが解除さ
れ、入力を受信しうる状態となっている。以後の動作は
第３図を参照しながら進める。２Ｄ−ＦＦによって制御
されているアンドナンドセレクトゲート１（以下Ｉ Ｓ
。
時（第３図の場合）をのべる。５Ｄ−ＦＦによりｍ力ｅ
が高レベルＨとなるために２Ｄ−ＦＦはクリアが解除さ
れ、入力を受信しうる状態となっている。以後の動作は
第３図を参照しながら進める。２Ｄ−ＦＦによって制御
されているアンドナンドセレクトゲート１（以下Ｉ Ｓ
。
Ｇと略す）は負論理の基準信号すと２Ｄ−ＦＦのクロッ
ク入力ＣＫを接続する。基準信号すが立ち下ると２Ｄ−
ＦＦは反転し、ＩＳ、Ｇによシ比較信号ａが２Ｄ−ＦＦ
のクロック入力ＣＫに接続される。２Ｄ−ＦＦの出力は
ＯＲゲート８及び１０望通じて有効出力Ｃとして出力さ
れる。この時。
ク入力ＣＫを接続する。基準信号すが立ち下ると２Ｄ−
ＦＦは反転し、ＩＳ、Ｇによシ比較信号ａが２Ｄ−ＦＦ
のクロック入力ＣＫに接続される。２Ｄ−ＦＦの出力は
ＯＲゲート８及び１０望通じて有効出力Ｃとして出力さ
れる。この時。
アップダウン出力ｄは低レベルＬであシ、アップを意味
している。またワンショットマルチバイブレータ９の出
力りは以後１時間経過するまで出力し続ける。次に比較
出力が立ち上ると２Ｏ−ＦＦは反転し、有効出力Ｃは１
時間以上経過していれば即座に低レベルＬになる。しか
し。
している。またワンショットマルチバイブレータ９の出
力りは以後１時間経過するまで出力し続ける。次に比較
出力が立ち上ると２Ｏ−ＦＦは反転し、有効出力Ｃは１
時間以上経過していれば即座に低レベルＬになる。しか
し。
有効出力Ｃが出はじめてから１時間内であれば出力りが
高レベルＨの間は有効出力Ｃが高レベルＨのままでいる
。ここまでが１周期で０次の比較信号が立ち下るまで、
この状態を維持する。
高レベルＨの間は有効出力Ｃが高レベルＨのままでいる
。ここまでが１周期で０次の比較信号が立ち下るまで、
この状態を維持する。
大忙比較信号ａが基準信号すよりも位相が遅れた場合（
第４図）をのべる。５Ｄ−Ｆ、Ｆによシ出力ｆが高レベ
ルＨＫなるため４ Ｄ −Ｆ、Ｆが入力を受信し５る状
態となっている。以後の動作は第４図を参照しながら進
める。４ Ｄ −Ｆ、Ｆによって制御されているアンド
ナンドセレクトゲート３、ＳＧは比較信号ａを４ Ｄ
−Ｆ、Ｆのクロック人力ＣＫに入力するよう接続する。
第４図）をのべる。５Ｄ−Ｆ、Ｆによシ出力ｆが高レベ
ルＨＫなるため４ Ｄ −Ｆ、Ｆが入力を受信し５る状
態となっている。以後の動作は第４図を参照しながら進
める。４ Ｄ −Ｆ、Ｆによって制御されているアンド
ナンドセレクトゲート３、ＳＧは比較信号ａを４ Ｄ
−Ｆ、Ｆのクロック人力ＣＫに入力するよう接続する。
比較信号が立ち上ると４０− Ｆ、Ｆは反転し３ＳＧに
よシ負論理の基準信号すが４Ｄ−Ｆ、Ｆのクロック入力
ＣＫに接続される。４Ｄ−Ｆ、Ｆの出力はＯＲゲート８
゜１０を通じて有効出力Ｃをして出力される。この時ア
ップダウン出力ｄは高レベルＨであシダランを意味して
いる。またワンショットマルチバイブレータ９の出力り
は、以後１時間経過するまで出力し続ける。次に基準信
号すが立ち下ると４Ｄ−Ｆ、Ｆは反転し有効出力Ｃは１
時間以上経過していれば即座に低レベルＬになる。しか
し有効出力Ｃが１時間以内であれば出力りが高レベルＨ
の間は有効出力Ｃが出力され続ける。また基準信号すが
立ち下った後もアップダウン出力ｄは出力ｆとｈをＡＮ
Ｄ回路１１を経て、 ＯＲゲート１２によシアツブダウ
ン出力ｄを高レベルＨに固定しておくことによシダモノ
状態として ｌおく。ここまでが１周期で次の比較信号
ａが立ち下るまでこの状態を維持する。
よシ負論理の基準信号すが４Ｄ−Ｆ、Ｆのクロック入力
ＣＫに接続される。４Ｄ−Ｆ、Ｆの出力はＯＲゲート８
゜１０を通じて有効出力Ｃをして出力される。この時ア
ップダウン出力ｄは高レベルＨであシダランを意味して
いる。またワンショットマルチバイブレータ９の出力り
は、以後１時間経過するまで出力し続ける。次に基準信
号すが立ち下ると４Ｄ−Ｆ、Ｆは反転し有効出力Ｃは１
時間以上経過していれば即座に低レベルＬになる。しか
し有効出力Ｃが１時間以内であれば出力りが高レベルＨ
の間は有効出力Ｃが出力され続ける。また基準信号すが
立ち下った後もアップダウン出力ｄは出力ｆとｈをＡＮ
Ｄ回路１１を経て、 ＯＲゲート１２によシアツブダウ
ン出力ｄを高レベルＨに固定しておくことによシダモノ
状態として ｌおく。ここまでが１周期で次の比較信号
ａが立ち下るまでこの状態を維持する。
以上の動作によシ第１図に示した位相比較器出力特性を
得ることができる。
得ることができる。
第２図に示した構成からアップダウン出力と有効出力と
を組み合わせてアップ有効出力、ダウン有効出力といっ
た２つの出力とすることも容易である。
を組み合わせてアップ有効出力、ダウン有効出力といっ
た２つの出力とすることも容易である。
（発明の効果）
以上説明したように本発明を位相同期回路に組み込んだ
場合０次の利点がある。
場合０次の利点がある。
（１） １次ループ位相同期回路において、比較信号
と基準信号との周波数差がある場合にも定常的な位相誤
差を生じない。
と基準信号との周波数差がある場合にも定常的な位相誤
差を生じない。
（２）比較信号と基準信号との位相差によらず素早い同
期時間で同期することができる。
期時間で同期することができる。
（３） 比較信号の信号対雑音比によシ同期時間が最
小となるように外部から簡単に制御することができる。
小となるように外部から簡単に制御することができる。
第１図は本発明による位相比較器の出力特性図、第２図
は本発明の一実施例によるディジタル位相比較器のブロ
ック図、第３図は比較信号が基準信号よりも位相が早い
時の各入出力端子の時間関係図、第４図は比較信号が基
準信号よりも位相が遅い場合の各入出力端子の時間関係
図、第５図は比較信号と基準信号の周波数差に
りよりて定常的な位相誤差を生じない位相比較器出力特
性図である。 １．３・・・アンドナンドセレクトゲート（ＩＳＯ。 ３８Ｇ）、２，４．５・・・Ｄ−７リツプ７０ツブ（２
，４，５Ｄ−ＦＦ）、 ６ 、７・・・ＮＯＴ回路、８
，１０゜１２・・・ＯＲゲ−）、９・・・ワンショット
マルチバイブレータ、 １１・・・ＡＮＤ回路、 ｆ
ｌｅ・・・位相誤差。 Ｄ（０）・・・位相誤差出力、τ・・・最低位相補償幅
。 ａ・・・比較信号、ｂ・・・基準信号、Ｃ・・・有効出
力。 ｄ・・・アップダウン出力。
は本発明の一実施例によるディジタル位相比較器のブロ
ック図、第３図は比較信号が基準信号よりも位相が早い
時の各入出力端子の時間関係図、第４図は比較信号が基
準信号よりも位相が遅い場合の各入出力端子の時間関係
図、第５図は比較信号と基準信号の周波数差に
りよりて定常的な位相誤差を生じない位相比較器出力特
性図である。 １．３・・・アンドナンドセレクトゲート（ＩＳＯ。 ３８Ｇ）、２，４．５・・・Ｄ−７リツプ７０ツブ（２
，４，５Ｄ−ＦＦ）、 ６ 、７・・・ＮＯＴ回路、８
，１０゜１２・・・ＯＲゲ−）、９・・・ワンショット
マルチバイブレータ、 １１・・・ＡＮＤ回路、 ｆ
ｌｅ・・・位相誤差。 Ｄ（０）・・・位相誤差出力、τ・・・最低位相補償幅
。 ａ・・・比較信号、ｂ・・・基準信号、Ｃ・・・有効出
力。 ｄ・・・アップダウン出力。
Claims (1)
- 比較信号の入力端子と、基準信号の入力端子と、位相比
較結果がアップダウンを制御するアップダウン出力端子
とアップダウン出力が有効であることを示す有効出力端
子とを具備したディジタル位相比較器において、比較信
号の位相が基準信号の位相よりも僅かに早い場合、アッ
プダウン出力がアップにある間、有効出力を出力し、比
較信号と基準信号の位相差が大きくなるに従い有効出力
を出力する時間を漸時短縮し、比較信号と基準信号の位
相差が定められた値よりも大きく、１８０度に満たない
場合、定められた期間有効出力を出力し、その間アップ
ダウン出力をアップに固定し、また比較信号の位相が基
準信号の位相よりも僅かに遅い場合、アップダウン出力
がダウンの間、有効出力を出力し、比較信号と基準信号
の位相差が大きくなるに従い有効出力を出力する時間を
漸時短縮し、比較信号と基準信号の位相差が定められた
値よりも大きく、１８０度に満たない場合、定められた
期間有効出力を出力し、その間アップダウン出力をダウ
ンに固定しておくことを特徴とするディジタル位相比較
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094637A JPS61253922A (ja) | 1985-05-02 | 1985-05-02 | デイジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094637A JPS61253922A (ja) | 1985-05-02 | 1985-05-02 | デイジタル位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253922A true JPS61253922A (ja) | 1986-11-11 |
Family
ID=14115782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094637A Pending JPS61253922A (ja) | 1985-05-02 | 1985-05-02 | デイジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515488A (ja) * | 2005-11-07 | 2009-04-09 | キーストーン セミコンダクター，インコーポレイテッド | 拡散スペクトラムクロック発生装置としての非線形フィードバック制御ループ |
| JP2010506456A (ja) * | 2006-09-28 | 2010-02-25 | キーストーン セミコンダクター，インコーポレイテッド | 到達ロックループ技術を用いたスペクトラム拡散クロック生成器 |
-
1985
- 1985-05-02 JP JP60094637A patent/JPS61253922A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515488A (ja) * | 2005-11-07 | 2009-04-09 | キーストーン セミコンダクター，インコーポレイテッド | 拡散スペクトラムクロック発生装置としての非線形フィードバック制御ループ |
| JP2010506456A (ja) * | 2006-09-28 | 2010-02-25 | キーストーン セミコンダクター，インコーポレイテッド | 到達ロックループ技術を用いたスペクトラム拡散クロック生成器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5821872B2 (ja) | パルスハツセイカイロ | |
| JPS63200618A (ja) | 位相同期ループ回路 | |
| US4689577A (en) | Circuit for synchronizing an oscillator to a pulse train | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| JPS61253922A (ja) | デイジタル位相比較器 | |
| JPH04103240A (ja) | パターン同期回路 | |
| JPH0486082A (ja) | 時間軸補正装置 | |
| JPS61271666A (ja) | ドロツプアウト検出装置 | |
| JPS58107727A (ja) | 位相同期回路 | |
| JPS6339209A (ja) | 同期回路 | |
| JP2877855B2 (ja) | Ｐｌｌ回路 | |
| JP2600668B2 (ja) | クロツク再生回路 | |
| JP4463441B2 (ja) | Ｐｌｌ回路 | |
| JPH0119275Y2 (ja) | ||
| JP2000047644A (ja) | 液晶表示装置 | |
| JPH01154625A (ja) | Ｐｌｌ同期検出回路 | |
| JPS5888670A (ja) | 周波数差検出回路 | |
| JP2863161B2 (ja) | 位相同期クロック信号発生装置 | |
| JPS59219025A (ja) | 定常位相誤差を補正する位相同期方式 | |
| JPH0322105B2 (ja) | ||
| JPS5989052A (ja) | ビツト同期回路 | |
| JPH03217122A (ja) | 位相同期信号発生装置 | |
| JPH0422221A (ja) | デジタル位相同期装置 | |
| JPS58148568A (ja) | 同期信号ゲ−ト回路 | |
| JPH04165819A (ja) | 位相同期発振器 |