JPS61251065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61251065A JPS61251065A JP60090937A JP9093785A JPS61251065A JP S61251065 A JPS61251065 A JP S61251065A JP 60090937 A JP60090937 A JP 60090937A JP 9093785 A JP9093785 A JP 9093785A JP S61251065 A JPS61251065 A JP S61251065A
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- JP
- Japan
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- film
- capacitor
- etching
- polycrystalline silicon
- insulating film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＭＯａ形キャパシタの製造方法にかかわり特Ｃ
二、ダイナミックＲＡＭのキャパシタの電極材料の形成
方法Ｃユ関する。
二、ダイナミックＲＡＭのキャパシタの電極材料の形成
方法Ｃユ関する。
［発明の技術的背景とその問題点コ
従来ダイナミックＲＡＭの構成要素の１つであるＭＯＳ
形キャパシタの電極材料は、不純物を拡散した多結晶シ
リコン膜が用いられる事がほとんどであった。
形キャパシタの電極材料は、不純物を拡散した多結晶シ
リコン膜が用いられる事がほとんどであった。
しかしながら近年のダイナミックＲＡＭの高集積化Ｃ；
伴い多結晶シリコンを用いたｔ極材料は以下Ｃ：記述す
るような問題を持つようＣ−なった。
伴い多結晶シリコンを用いたｔ極材料は以下Ｃ：記述す
るような問題を持つようＣ−なった。
キャパシタ絶縁膜が薄膜化されるため、多結晶、シリコ
ンＣ：、リン等の不純物を拡散する時ζユ、キャパシタ
Ｉ！Ｉ縁膜を，不純物がつきぬけて、絶縁不良を生じ易
くなる事がある。次に多結晶シリコンをパターニングす
るため（：エッチング除去する工程《ユおいて、エツチ
ングがキャパシタ絶縁膜で止まらず基板のシリコンまで
エツチングされてしまう事がある。
ンＣ：、リン等の不純物を拡散する時ζユ、キャパシタ
Ｉ！Ｉ縁膜を，不純物がつきぬけて、絶縁不良を生じ易
くなる事がある。次に多結晶シリコンをパターニングす
るため（：エッチング除去する工程《ユおいて、エツチ
ングがキャパシタ絶縁膜で止まらず基板のシリコンまで
エツチングされてしまう事がある。
さら１二、キャパシタ電極も薄膜化されるため、電極の
電気抵抗が高くなり、信号の伝達が遅れる事およびコン
タクト穴を開孔中に、エツチングが多結晶シリコン上で
止まらずに基板のシリコンまでエツチングされてしまう
事がある。
電気抵抗が高くなり、信号の伝達が遅れる事およびコン
タクト穴を開孔中に、エツチングが多結晶シリコン上で
止まらずに基板のシリコンまでエツチングされてしまう
事がある。
［発明の目的］
本発明は、上述した従来技術による問題点の発生Ｃユ鑑
み成されたもので、キャパシタ絶縁膜と、キャパシタ電
極の薄膜化≦ユ適したキャパシタ電極の形成方法を提供
する事Ｃ：ある。
み成されたもので、キャパシタ絶縁膜と、キャパシタ電
極の薄膜化≦ユ適したキャパシタ電極の形成方法を提供
する事Ｃ：ある。
［発明の概要コ
本発明は、該キャパシタ電極材料である多結晶シリコン
膜を、高融点金属膜等の金属又は金属シリサイド膜では
さんで３層構造１ｍ−シたものである。
膜を、高融点金属膜等の金属又は金属シリサイド膜では
さんで３層構造１ｍ−シたものである。
［発明の効果］
本発明−：おいては、第一の導電性膜、多結晶シリコン
膜およびこの上の第二の導電性膜から成る３層のキャパ
シタ電極材料を用いているため、まず第一の導電性膜の
ためＣユ、多結晶シリコン膜中の不純物がキャパシタ絶
縁膜を、つきぬけて、耐圧が劣化するいわゆるつきぬけ
現象を防止する事が出来る。また、キャパシタ電極材料
をパターニングする際、エツチングを該第−の導電性膜
上で、一度終えた後に残った薄い第一の導電性膜を別の
エツチング条件で除去すれば、エツチングを容易Ｃ；薄
いキャパシタ絶縁膜上で止める事ができ、基板のシリコ
ンをエツチングしてしまう事がない。
膜およびこの上の第二の導電性膜から成る３層のキャパ
シタ電極材料を用いているため、まず第一の導電性膜の
ためＣユ、多結晶シリコン膜中の不純物がキャパシタ絶
縁膜を、つきぬけて、耐圧が劣化するいわゆるつきぬけ
現象を防止する事が出来る。また、キャパシタ電極材料
をパターニングする際、エツチングを該第−の導電性膜
上で、一度終えた後に残った薄い第一の導電性膜を別の
エツチング条件で除去すれば、エツチングを容易Ｃ；薄
いキャパシタ絶縁膜上で止める事ができ、基板のシリコ
ンをエツチングしてしまう事がない。
さらＣ二、従来の多結晶シリコン膜を用いた場合に比べ
電極の抵抗は大幅に低減する事が可能であり、さらに、
第二の導電性族の働きで、コンタクト大開孔時（：、電
極材料がエツチングされてしまう事も防ぐ事ができる。
電極の抵抗は大幅に低減する事が可能であり、さらに、
第二の導電性族の働きで、コンタクト大開孔時（：、電
極材料がエツチングされてしまう事も防ぐ事ができる。
［発明の実施例コ
本発明の一実施例をＭＯａ型ダ型ダイノミツクＲＡＭ）
セルキャパシタ製造方法に適用した場合６二ついて述
べる。
セルキャパシタ製造方法に適用した場合６二ついて述
べる。
まず第１図（ユ示すようＣ二従来ＭＯ８型ダイナミック
ＲＡＭの製造方法Ｃユ従い、例えばＰ（１００） 。
ＲＡＭの製造方法Ｃユ従い、例えばＰ（１００） 。
５〜２００百程度のシリコン基板１を用意し、所望の素
子間分離領域に比較的厚い酸化絶縁膜２を形成した後、
キャパシタ形成予定領域Ｃユ、ｎ形不純物例えばＡｓを
拡散してｎ″″″膚３成し、全面に例えば１００Ｘ程度
の厚さの熱酸化膜より成るキャパシタ絶縁膜４を形成す
る。
子間分離領域に比較的厚い酸化絶縁膜２を形成した後、
キャパシタ形成予定領域Ｃユ、ｎ形不純物例えばＡｓを
拡散してｎ″″″膚３成し、全面に例えば１００Ｘ程度
の厚さの熱酸化膜より成るキャパシタ絶縁膜４を形成す
る。
次（ユ第２図Ｃ二示すようＣユ、本発明の方法（＝従い
例えばモリブデンシリサイド膜５．不純物を拡散した多
結晶シリコン膜６．タングステン膜７を順次堆積した後
、所望のキャパシタ形成予定領域上のみレジスト膜８を
パターニングする。次Ｃニレジスト膜８をマスクＣ−タ
ングステン膜７をＣ１ｚガスを用いた反応性イオンエツ
チング技術を用いてエツチングする。その後多結晶シリ
コン膜６を例えば波長ａｏｓｎｍのレーザー光を用いて
、Ｃ１０とＴＭＳガス（５ｊ（ＣＨａ）４）中で光エッ
チングを行ない、エツチングをモリブデンシリサイド膜
５上で止める。
例えばモリブデンシリサイド膜５．不純物を拡散した多
結晶シリコン膜６．タングステン膜７を順次堆積した後
、所望のキャパシタ形成予定領域上のみレジスト膜８を
パターニングする。次Ｃニレジスト膜８をマスクＣ−タ
ングステン膜７をＣ１ｚガスを用いた反応性イオンエツ
チング技術を用いてエツチングする。その後多結晶シリ
コン膜６を例えば波長ａｏｓｎｍのレーザー光を用いて
、Ｃ１０とＴＭＳガス（５ｊ（ＣＨａ）４）中で光エッ
チングを行ない、エツチングをモリブデンシリサイド膜
５上で止める。
次Ｃ：第３図Ｃユ示すようにモリブデンシリサイド膜５
も上記同じマスクを用いてＣ１２ガスと０８ガスを用い
た反応性イオンエツチング技術を用いて除去した後、層
間絶縁膜９を形成する。
も上記同じマスクを用いてＣ１２ガスと０８ガスを用い
た反応性イオンエツチング技術を用いて除去した後、層
間絶縁膜９を形成する。
次に、通常のダイナミックＲＡＭの製造方法（：従い、
ゲート酸化膜１０．ゲート電極１１．ｎ形不純物拡散層
１２．１３を形成して、第４図１二示すようＣ二、トラ
ンジスタを形成する。
ゲート酸化膜１０．ゲート電極１１．ｎ形不純物拡散層
１２．１３を形成して、第４図１二示すようＣ二、トラ
ンジスタを形成する。
最後Ｃユ第５図に示すよう（ユＣＶＤ８ｉＣ）２等の絶
縁膜１４を形成した後、ＣＨＦ、ガスと０２ガスを用い
た反応性イオンエツチング技術を用いて形成したコンタ
クト穴１５を介して、ＡＪ配線１６を形成する。
縁膜１４を形成した後、ＣＨＦ、ガスと０２ガスを用い
た反応性イオンエツチング技術を用いて形成したコンタ
クト穴１５を介して、ＡＪ配線１６を形成する。
本発明の実施例によれば、多結晶シリコン６（：例えば
リン等の不純物を拡散する際、下層Ｃユモリブデンシリ
サイド膜があるため、前記キャパシタ絶Ｊｉ［（：、お
けるリンのつきぬけ現象が起こりにくい。次檻；キャパ
シタ電極の加工が前述のよう（二、モリブデンシリサイ
ド膜５の上で一度止める事が出来るので、基板のシリコ
ンエツチングを防止スる事ができる。次Ｃユ比較的抵抗
の小さい、タングステン膜およびシリサイド膜等で電極
材を形成しているため、電極を薄膜化しても抵抗が高く
ならず信号の伝達を十分速く行なえる。さらＣユ、キャ
パシタ電極上にコンタクト穴を形成する場合、コンタク
ト穴をエツチングする際、タングステン膜上でエツチン
グを終了する事が出来るため、ゲ−ト電極をオーバーエ
ツチングしてしまう心配がなくなる。またタングステン
膜の働きで、抵抗の低いオーミックなフンタクトを得る
事が出来る。
リン等の不純物を拡散する際、下層Ｃユモリブデンシリ
サイド膜があるため、前記キャパシタ絶Ｊｉ［（：、お
けるリンのつきぬけ現象が起こりにくい。次檻；キャパ
シタ電極の加工が前述のよう（二、モリブデンシリサイ
ド膜５の上で一度止める事が出来るので、基板のシリコ
ンエツチングを防止スる事ができる。次Ｃユ比較的抵抗
の小さい、タングステン膜およびシリサイド膜等で電極
材を形成しているため、電極を薄膜化しても抵抗が高く
ならず信号の伝達を十分速く行なえる。さらＣユ、キャ
パシタ電極上にコンタクト穴を形成する場合、コンタク
ト穴をエツチングする際、タングステン膜上でエツチン
グを終了する事が出来るため、ゲ−ト電極をオーバーエ
ツチングしてしまう心配がなくなる。またタングステン
膜の働きで、抵抗の低いオーミックなフンタクトを得る
事が出来る。
以上本実施例ではｎチャンネルＭＯ８）ランシスタを用
いたダイナミックＲＡＭの製造方法Ｃユついて述べたが
、本発明がＣＭＯＳのダイナミックＲＡ Ｍ ｌ：適用
できる事は言うまでもない。
いたダイナミックＲＡＭの製造方法Ｃユついて述べたが
、本発明がＣＭＯＳのダイナミックＲＡ Ｍ ｌ：適用
できる事は言うまでもない。
第１図、第２図、第３図、第４図及び第５図は本発明の
実施例を示す工程断面図である。 図≦ユおいて、 １・・・シリコン基板 ２・・・フィールド酸化膜３
・・・ｎ−不純物層 ４・・・キャパシタ絶縁膜５
．７・・・シリサイド膜又は高融点金属膜６．１１・・
・多結晶シリコン ８・・・レジスト膜９．１４・・・
層間絶縁膜 ｌＯ・・・ゲート酸化膜１２．１３・・・
不純物拡散層 １５・・・フンタクト穴１６・・・Ａ１
配線
実施例を示す工程断面図である。 図≦ユおいて、 １・・・シリコン基板 ２・・・フィールド酸化膜３
・・・ｎ−不純物層 ４・・・キャパシタ絶縁膜５
．７・・・シリサイド膜又は高融点金属膜６．１１・・
・多結晶シリコン ８・・・レジスト膜９．１４・・・
層間絶縁膜 ｌＯ・・・ゲート酸化膜１２．１３・・・
不純物拡散層 １５・・・フンタクト穴１６・・・Ａ１
配線
Claims (2)
- （１）半導体基板表面にキャパシタ絶縁膜を形成する工
程と、このキャパシタ絶縁膜表面に不純物をドープした
半導体膜を金属又はそのシリサイド膜ではさんだ構造の
積層体を堆積形成する工程と、この積層体をパターニン
グしてキャパシタ電極を形成する工程と、このキャパシ
タ電極表面に層間絶縁膜を形成し、これにコンタクト穴
を形成する工程とを備えた事を特徴とする半導体装置の
製造方法。 - （２）金属又はそのシリサイド膜として、タングステン
、モリブデン、タングステンシリサイド、モリブデンシ
リサイドから選ばれた材料を用いる事を特徴とする前記
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090937A JPS61251065A (ja) | 1985-04-30 | 1985-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090937A JPS61251065A (ja) | 1985-04-30 | 1985-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251065A true JPS61251065A (ja) | 1986-11-08 |
Family
ID=14012360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090937A Pending JPS61251065A (ja) | 1985-04-30 | 1985-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251065A (ja) |
-
1985
- 1985-04-30 JP JP60090937A patent/JPS61251065A/ja active Pending
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