JPS6124825B2 - - Google Patents
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- JPS6124825B2 JPS6124825B2 JP4704577A JP4704577A JPS6124825B2 JP S6124825 B2 JPS6124825 B2 JP S6124825B2 JP 4704577 A JP4704577 A JP 4704577A JP 4704577 A JP4704577 A JP 4704577A JP S6124825 B2 JPS6124825 B2 JP S6124825B2
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- semiconductor
- capacitive element
- electrode
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- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は例えば回路素子としてのトランジスタ
が形成される半導体集積回路に適用して好適な半
導体容量素子に係わり、この容量素子を設けるこ
とによつて製造工程数を増加させるようなことが
なく、しかも大容量の容量素子として構成するこ
とが出来るようにしたものである。
が形成される半導体集積回路に適用して好適な半
導体容量素子に係わり、この容量素子を設けるこ
とによつて製造工程数を増加させるようなことが
なく、しかも大容量の容量素子として構成するこ
とが出来るようにしたものである。
このような半導体集積回路に用いる容量素子と
しては、例えば特公昭51−44068号公報に開示さ
れるものがある。この容量素子は第１図に示すよ
うに例えばトランジスタのコレクタ領域、ベース
領域、エミツタ領域に相当する各領域１，２，３
が設けられ、第１の電極４が領域１に接続され領
域３上に絶縁層例えばSiO2層６を介して跨るよ
うに形成され、領域２及び３に接続して第２の電
極５が設けられて成る。このようにして第１、第
２の電極４及び５間に、電極４−絶縁層６−領域
３によるいわゆるMIS構造の容量と領域１及び２
間の接合Ｊによる寄生容量とが並列に接続された
構成となされる。
しては、例えば特公昭51−44068号公報に開示さ
れるものがある。この容量素子は第１図に示すよ
うに例えばトランジスタのコレクタ領域、ベース
領域、エミツタ領域に相当する各領域１，２，３
が設けられ、第１の電極４が領域１に接続され領
域３上に絶縁層例えばSiO2層６を介して跨るよ
うに形成され、領域２及び３に接続して第２の電
極５が設けられて成る。このようにして第１、第
２の電極４及び５間に、電極４−絶縁層６−領域
３によるいわゆるMIS構造の容量と領域１及び２
間の接合Ｊによる寄生容量とが並列に接続された
構成となされる。
本発明は上述したようにMIS構造による容量
と、接合容量とによつて容量素子を構成するも、
更にその容量の増大化をはかるようにした半導体
容量素子を提供せんとするものである。
と、接合容量とによつて容量素子を構成するも、
更にその容量の増大化をはかるようにした半導体
容量素子を提供せんとするものである。
第２図を参照して本発明の一例を説明するに、
図示の例は共通の半導体基体１１上に、回路素子
として本発明による半導体容量素子１２とNPN
トランジスタ１３とを形成した集積回路を示す。
半導体基体１１は第１導電型、図示の例ではＰ型
の半導体サブストレイト１４上に第２導電型、図
示の例ではＮ型の半導体層１５がエピタキシヤル
成長されて成り、半導体層１５に之を横切つてサ
ブストレイト１４と同導電型を有するアイソレー
シヨン領域１６が例えば選択的拡散によつてサブ
ストレイト１４に達する深さを以つて基体１１の
一の主面即ち半導体層１５を有する側の主面１１
ａに臨んで例えば格子状のパターンに形成され、
このアイソレーシヨン領域１６により囲まれた一
の島領域１５ＡにNPNトランジスタ１３が形成
され、他の同様にアイソレーシヨン領域１６によ
つて取囲まれた島領域１５Ｂに本発明による半導
体容量素子１２が形成されて成る。１７及び１８
は夫々トランジスタ１３及び容量素子１２が形成
される部分に必要に応じて形成された第２導電型
の高濃度埋込領域を示し、之等埋込領域１７及び
１８は夫々半導体層１５のエピタキシヤル成長に
先立つて選択的拡散によつて形成し得る。１９は
NPNトランジスタのコレクタ領域で、Ｎ型の半
導体層１５の一部より構成され、このコレクタ領
域１９上の一部にＰ型のベース領域２０が例えば
選択的拡散によつて形成され、更にこのベース領
域２０上の一部に例えば選択的拡散を以つて比較
的高不純物濃度のＮ型のエミツタ領域２１が形成
される。又コレクタ領域１９上にはエミツタ領域
２１の拡散と同時に高不純物濃度のコレクタ電極
の取出し領域２２を形成し得る。２３，２４，２
５は夫々エミツタ領域２１、ベース領域２０、コ
レクタ領域１９の高濃度領域２２上にオーミツク
に被着されたエミツタ電極、ベース電極及びコレ
クタ電極である。
図示の例は共通の半導体基体１１上に、回路素子
として本発明による半導体容量素子１２とNPN
トランジスタ１３とを形成した集積回路を示す。
半導体基体１１は第１導電型、図示の例ではＰ型
の半導体サブストレイト１４上に第２導電型、図
示の例ではＮ型の半導体層１５がエピタキシヤル
成長されて成り、半導体層１５に之を横切つてサ
ブストレイト１４と同導電型を有するアイソレー
シヨン領域１６が例えば選択的拡散によつてサブ
ストレイト１４に達する深さを以つて基体１１の
一の主面即ち半導体層１５を有する側の主面１１
ａに臨んで例えば格子状のパターンに形成され、
このアイソレーシヨン領域１６により囲まれた一
の島領域１５ＡにNPNトランジスタ１３が形成
され、他の同様にアイソレーシヨン領域１６によ
つて取囲まれた島領域１５Ｂに本発明による半導
体容量素子１２が形成されて成る。１７及び１８
は夫々トランジスタ１３及び容量素子１２が形成
される部分に必要に応じて形成された第２導電型
の高濃度埋込領域を示し、之等埋込領域１７及び
１８は夫々半導体層１５のエピタキシヤル成長に
先立つて選択的拡散によつて形成し得る。１９は
NPNトランジスタのコレクタ領域で、Ｎ型の半
導体層１５の一部より構成され、このコレクタ領
域１９上の一部にＰ型のベース領域２０が例えば
選択的拡散によつて形成され、更にこのベース領
域２０上の一部に例えば選択的拡散を以つて比較
的高不純物濃度のＮ型のエミツタ領域２１が形成
される。又コレクタ領域１９上にはエミツタ領域
２１の拡散と同時に高不純物濃度のコレクタ電極
の取出し領域２２を形成し得る。２３，２４，２
５は夫々エミツタ領域２１、ベース領域２０、コ
レクタ領域１９の高濃度領域２２上にオーミツク
に被着されたエミツタ電極、ベース電極及びコレ
クタ電極である。
又、他の島領域１５Ｂには、NPNトランジス
タ１３のベース領域２０の拡散と同時にその一部
がアイソレーシヨン領域１６上に跨るように第１
導電型の領域２６を形成し、更に之の上にトラン
ジスタ１３のエミツタ領域２１の形成と同時に例
えば選択的拡散によつて第２導電型の領域２７を
形成する。
タ１３のベース領域２０の拡散と同時にその一部
がアイソレーシヨン領域１６上に跨るように第１
導電型の領域２６を形成し、更に之の上にトラン
ジスタ１３のエミツタ領域２１の形成と同時に例
えば選択的拡散によつて第２導電型の領域２７を
形成する。
このようにして島領域１５Ｂを囲むアイソレー
シヨン領域１６の一部と島領域１５Ｂ下のサブス
トレイト１４と領域２６とによつて第１導電型の
第１の領域２８を形成し、厚さ方向にこの第１の
領域２８を形成し、領域２６の、基体１１の主面
に沿つて延在する領域部分を厚さ方向に挾んでそ
の下側及び上側に半導体層１５の一部より成る第
２導電型の第２の領域２９と基体１１の主面１１
ａに臨む第２導電型の第３の領域２７とを区分形
成する。又、第２の領域２９は、その一部が基体
１１の主面１１ａに臨むようになされ、この主面
１１ａに臨む部分に領域２１及び２７の形成例え
ば選択的拡散と同時に高濃度の電極取り出し領域
３０を形成する。
シヨン領域１６の一部と島領域１５Ｂ下のサブス
トレイト１４と領域２６とによつて第１導電型の
第１の領域２８を形成し、厚さ方向にこの第１の
領域２８を形成し、領域２６の、基体１１の主面
に沿つて延在する領域部分を厚さ方向に挾んでそ
の下側及び上側に半導体層１５の一部より成る第
２導電型の第２の領域２９と基体１１の主面１１
ａに臨む第２導電型の第３の領域２７とを区分形
成する。又、第２の領域２９は、その一部が基体
１１の主面１１ａに臨むようになされ、この主面
１１ａに臨む部分に領域２１及び２７の形成例え
ば選択的拡散と同時に高濃度の電極取り出し領域
３０を形成する。
そしてこの電極取り出し領域３０上において、
第２の領域２９に対して第１の電極３１をオーミ
ツクに接続すると共に、この第１の電極３１を領
域２７上に被着形成された絶縁層３２を介して領
域２７上に跨がるように形成する。
第２の領域２９に対して第１の電極３１をオーミ
ツクに接続すると共に、この第１の電極３１を領
域２７上に被着形成された絶縁層３２を介して領
域２７上に跨がるように形成する。
ここに絶縁層３２は例えば領域２７の選択的拡
散時に生じた酸化物SiO2皮膜より形成し得る。
又第１の領域２８の例えばアイソレーシヨン領域
１６及び領域２６上と第３の領域２７とにオーミ
ツクに接続して第２の電極３３を被着する。
散時に生じた酸化物SiO2皮膜より形成し得る。
又第１の領域２８の例えばアイソレーシヨン領域
１６及び領域２６上と第３の領域２７とにオーミ
ツクに接続して第２の電極３３を被着する。
３４は基体１１の表面（主面１１ａ）には、各
領域の選択的拡散時の拡散マスクとして形成した
或いは拡散時に生じた例えばSiO2膜より成る表
面保護の絶縁層である。
領域の選択的拡散時の拡散マスクとして形成した
或いは拡散時に生じた例えばSiO2膜より成る表
面保護の絶縁層である。
尚、この場合、アイソレーシヨン領域１６、従
つて第２の電極３３には最底電位例えば接地電位
が与えられる。
つて第２の電極３３には最底電位例えば接地電位
が与えられる。
上述の本発明の半導体容量素子１２は、第１及
び第２の電極３１及び３３間に、第１の電極３１
−絶縁層３２−領域２７のMIS構造による容量
と、之と並列に第１の領域２８と第２の領域２９
間に形成される接合即ち領域２６と領域２９間の
接合J1、アイソレーシヨン領域１６と領域２９間
の接合J2、領域２９又は埋込領域１８とサブスト
レイト領域１４間に形成される接合J3との各接合
容量によつて形成された容量が構成される。
び第２の電極３１及び３３間に、第１の電極３１
−絶縁層３２−領域２７のMIS構造による容量
と、之と並列に第１の領域２８と第２の領域２９
間に形成される接合即ち領域２６と領域２９間の
接合J1、アイソレーシヨン領域１６と領域２９間
の接合J2、領域２９又は埋込領域１８とサブスト
レイト領域１４間に形成される接合J3との各接合
容量によつて形成された容量が構成される。
上述したように本発明構成によれば第２の領域
２９をその厚み方向に関して、第１の領域２８の
サブストレイト領域１４と領域２６とによつては
さみ込んで形成したので、その接合面積は第１図
の場合に比し格段的に増大し、従つて接合容量の
増大化をはかることができ、大容量の容量素子が
構成される。又、この容量素子１２の形成は特別
の工程によつて行う必要はなく、他の回路素子例
えばNPN型の半導体素子１３の各領域の形成と
同時に形成し得るので製造の簡易化をはかること
ができる。
２９をその厚み方向に関して、第１の領域２８の
サブストレイト領域１４と領域２６とによつては
さみ込んで形成したので、その接合面積は第１図
の場合に比し格段的に増大し、従つて接合容量の
増大化をはかることができ、大容量の容量素子が
構成される。又、この容量素子１２の形成は特別
の工程によつて行う必要はなく、他の回路素子例
えばNPN型の半導体素子１３の各領域の形成と
同時に形成し得るので製造の簡易化をはかること
ができる。
尚第２図の例に於ては第２の領域２９即ち半導
体素子１３のコレクタ領域１９に対応する領域に
生じたPN接合の接合容量を利用して容量素子１
２を構成した場合であるが、第３図及び第４図の
例に於ては、第２図に説明したようにトランジス
タ素子１３のいわばベース領域２０に相当する拡
散領域２６に関して生じたPN接合の接合容量を
一部の容量として半導体容量素子を構成した場合
である。第３図及び第４図に於て第２図と対応す
る部分には同一符号を付し、更に第２図に於ける
トランジスタ素子１３に対応する部分を省略して
示す。
体素子１３のコレクタ領域１９に対応する領域に
生じたPN接合の接合容量を利用して容量素子１
２を構成した場合であるが、第３図及び第４図の
例に於ては、第２図に説明したようにトランジス
タ素子１３のいわばベース領域２０に相当する拡
散領域２６に関して生じたPN接合の接合容量を
一部の容量として半導体容量素子を構成した場合
である。第３図及び第４図に於て第２図と対応す
る部分には同一符号を付し、更に第２図に於ける
トランジスタ素子１３に対応する部分を省略して
示す。
第３図に於ては、領域２６をアイソレーシヨン
領域１６より離間して島領域１５Ｂ上の一部に第
２図に説明したトランジスタ１３のベース領域２
０の形成と同時に形成し、領域２７を同様に第２
図に説明したトランジスタ１３のエミツタ領域２
１の形成と同時にこの領域２７が領域２６外に延
在して第２の領域２９の一部に、即ち島領域１５
ＢのＮ型部分より成る第２の領域２９に連接する
ように形成し、第１の電極３１を領域２６とオー
ミツクに接続して領域２７と絶縁層３２を介して
対向するように形成し、第２の電極３３を第３の
領域２７にオーミツクに接続して形成した場合
で、この場合に於ても電極３１−絶縁層３２−領
域２７によつて形成されるMIS構造による容量を
形成するも、之と並列に領域２６を厚み方向には
さみ込んで形成する第３の領域２７と第２の領域
２９との間に形成されるPN接合を接合容量とし
て大容量の容量素子が構成される。ここに領域２
７と２９との接続は外部接続によつて行うことも
できることは云う迄もないところである。
領域１６より離間して島領域１５Ｂ上の一部に第
２図に説明したトランジスタ１３のベース領域２
０の形成と同時に形成し、領域２７を同様に第２
図に説明したトランジスタ１３のエミツタ領域２
１の形成と同時にこの領域２７が領域２６外に延
在して第２の領域２９の一部に、即ち島領域１５
ＢのＮ型部分より成る第２の領域２９に連接する
ように形成し、第１の電極３１を領域２６とオー
ミツクに接続して領域２７と絶縁層３２を介して
対向するように形成し、第２の電極３３を第３の
領域２７にオーミツクに接続して形成した場合
で、この場合に於ても電極３１−絶縁層３２−領
域２７によつて形成されるMIS構造による容量を
形成するも、之と並列に領域２６を厚み方向には
さみ込んで形成する第３の領域２７と第２の領域
２９との間に形成されるPN接合を接合容量とし
て大容量の容量素子が構成される。ここに領域２
７と２９との接続は外部接続によつて行うことも
できることは云う迄もないところである。
又、第４図の例に於ては、領域２６をアイソレ
ーシヨン領域１６の一部に跨がるように形成し、
第１の電極３１をアイソレーシヨン領域１６に接
続すると共に、絶縁層３２を介して第３の領域２
７と対向するように、云い換えれば、絶縁層３２
を介して第３の領域２７上に跨がるように形成し
た場合である。
ーシヨン領域１６の一部に跨がるように形成し、
第１の電極３１をアイソレーシヨン領域１６に接
続すると共に、絶縁層３２を介して第３の領域２
７と対向するように、云い換えれば、絶縁層３２
を介して第３の領域２７上に跨がるように形成し
た場合である。
第１図は本発明の説明に供する半導体容量素子
の拡大断面図、第２図は本発明による半導体容量
素子を用いた半導体集積回路の要部の断面図、第
３図及び第４図は半導体容量素子の他の例を示す
断面図である。 １１は半導体基体、１４はその半導体サブスト
レイト領域、１５は半導体層、１１ａは主面、１
２は本発明による半導体容量素子、１３はトラン
ジスタ素子、１９，２０及び２１はトランジスタ
素子１３のコレクタ、ベース及びエミツタ領域、
２８は第１の領域、２９は第２の領域、２７は第
３の領域、J1，J2及びJ3は接合である。
の拡大断面図、第２図は本発明による半導体容量
素子を用いた半導体集積回路の要部の断面図、第
３図及び第４図は半導体容量素子の他の例を示す
断面図である。 １１は半導体基体、１４はその半導体サブスト
レイト領域、１５は半導体層、１１ａは主面、１
２は本発明による半導体容量素子、１３はトラン
ジスタ素子、１９，２０及び２１はトランジスタ
素子１３のコレクタ、ベース及びエミツタ領域、
２８は第１の領域、２９は第２の領域、２７は第
３の領域、J1，J2及びJ3は接合である。
Claims (1)
- １ 半導体基体に第１導電型領域によつて囲まれ
た第２導電型の島領域が設けられ、該島領域内に
第１導電型の第１の領域が設けられ、該第１の領
域は、上記半導体基体の主面に平行に延在する領
域部分を有し、上記島領域内に上記第１の領域の
上記領域部分によつてその上側と下側とに夫々第
２導電型の第３の領域と第２の領域とを区分し、
上記第１の領域に接続される第１の電極が絶縁層
を介して上記第３の領域上に跨るように形成さ
れ、上記第２及び第３の領域は互いに電気的に接
続され、これらのうち少くとも一方の領域に第２
の電極が接続されて成る半導体容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4704577A JPS53132278A (en) | 1977-04-22 | 1977-04-22 | Semiconductor capacity element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4704577A JPS53132278A (en) | 1977-04-22 | 1977-04-22 | Semiconductor capacity element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53132278A JPS53132278A (en) | 1978-11-17 |
| JPS6124825B2 true JPS6124825B2 (ja) | 1986-06-12 |
Family
ID=12764189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4704577A Granted JPS53132278A (en) | 1977-04-22 | 1977-04-22 | Semiconductor capacity element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53132278A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965461A (ja) * | 1982-10-06 | 1984-04-13 | Toshiba Corp | 半導体装置 |
-
1977
- 1977-04-22 JP JP4704577A patent/JPS53132278A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53132278A (en) | 1978-11-17 |
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