JPS61245625A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS61245625A JPS61245625A JP8637785A JP8637785A JPS61245625A JP S61245625 A JPS61245625 A JP S61245625A JP 8637785 A JP8637785 A JP 8637785A JP 8637785 A JP8637785 A JP 8637785A JP S61245625 A JPS61245625 A JP S61245625A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置技術さらにはグー１〜アレイに
適用して特に有効な技術に関するもので、例えばバイポ
ーラ素子とＭＯＳ素子とが混存して形成される半導体集
積回路装置に利用して有効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a semiconductor device technology and a technology that is particularly effective when applied to arrays. The present invention relates to techniques that are effective for use in semiconductor integrated circuit devices.
例えば、グー１−アレイにおいては、多数の基本セルが
配列・形成された内部回路部とともに、多数のバッファ
部が形成される。For example, in the Goo1 array, a large number of buffer sections are formed along with an internal circuit section in which a large number of basic cells are arranged and formed.
基本セルには、基本的な論理回路を構成するのに必要な
回路要素、例えばＭＯＳ電界効果トランジスタや抵抗な
どの素子をなす回路要素が半導体下地の形で予め形成さ
れている。この基本セルを多数配設しておくことにより
、配線パターンの変更だけでもって、顧客の注文に応じ
た様々な回路あるいはシステムを比較的簡単かつ低コス
トに構成することができる。In the basic cell, circuit elements necessary to construct a basic logic circuit, such as circuit elements forming elements such as a MOS field effect transistor and a resistor, are formed in advance in the form of a semiconductor base. By arranging a large number of these basic cells, it is possible to construct various circuits or systems according to customer orders relatively easily and at low cost simply by changing the wiring pattern.
また、バッファ部は、入力バッファ回路を構成するため
の回路要素と出力バッファ回路を構成するための回路要
素とが対になって形成される。そして、内部回路部に構
成される回路あるいはシステムに応じて、入力バッファ
回路あるいは出力バッファ回路の何れかが選択されて構
成される。Further, the buffer section is formed by pairing a circuit element for configuring an input buffer circuit and a circuit element for configuring an output buffer circuit. Then, depending on the circuit or system configured in the internal circuit section, either the input buffer circuit or the output buffer circuit is selected and configured.
ここで、上記バッファ部に構成される出力バッファ回路
は、所定の外部負荷を確実に駆動するために、ある程度
大きな駆動容量を持たせる必要がある。Here, the output buffer circuit configured in the buffer section needs to have a somewhat large drive capacity in order to reliably drive a predetermined external load.
第８図の（ａ）（ｂ）は、この発明に先立って本発明者
らによって検討された出力バッファ部の構成を示す。FIGS. 8(a) and 8(b) show the configuration of an output buffer unit studied by the inventors prior to the present invention.
先ず、同図（ａ）は、グー１〜アレイのバッファ部２に
おいて、出力バッファ回路（１２１）が構成される領域
２ｂを示す。この出力バッファ領域２ｂには、ＭＯＳ電
界効果トランジスタＭ２１゜Ｍ２２．Ｍ２３、ダイオー
ドＤ２１．Ｄ２２゜Ｄ２３．抵抗Ｒ２１，Ｒ２２、およ
びバイポーラ・トランジスタＱ２１．Ｑ２２などの回路
要素が半導体下地として形成され用意されている。First, FIG. 2A shows a region 2b in which an output buffer circuit (121) is formed in the buffer section 2 of the group 1 to the array. This output buffer region 2b includes MOS field effect transistors M21°M22. M23, diode D21. D22°D23. Resistors R21, R22, and bipolar transistor Q21. Circuit elements such as Q22 are formed and prepared as a semiconductor base.
次に、同図（ｂ）は上述した回路要素を用いて構成され
た出力バッファ回路１２１を示す。この出カバソファ回
路１２１を構成するための配線Ｑは顧客の注文に応じて
形成される配線であって、通常は２層目以上に形成され
る。この出力バッフ 、ア回路１２１は、上記回路要
素をアルミニウムなどの配線で接続することにより構成
されたもので、出力段をバイポーラ・ｌ−ランジスタＱ
２１．Ｑ２２で構成することにより比較的大きな駆動容
量を得るとともに、その前段側をＭＯ３電界効果トラン
ジスタＭｌ １．Ｍｌ ２．ＭＬ ３で構成することに
より低使用費電力化をはかつている。なお、Ｖｃｃは電
源、ＧＮＤは接地電位を示す。Next, FIG. 2B shows an output buffer circuit 121 constructed using the above-mentioned circuit elements. The wiring Q for configuring this output sofa circuit 121 is a wiring formed according to a customer's order, and is usually formed in the second layer or higher. This output buffer circuit 121 is constructed by connecting the above circuit elements with wiring made of aluminum or the like, and the output stage is a bipolar L-transistor Q.
21. By configuring Q22, a relatively large drive capacity can be obtained, and the front stage thereof is configured with MO3 field effect transistor Ml1. Ml 2. By configuring it with ML3, we are achieving low power usage costs. Note that Vcc indicates a power supply, and GND indicates a ground potential.
ところで、この発明の以前においては、上述した出カバ
ソファ回路１２１の駆動容量、特にＬ（低レベル）出力
時の電流吸込容量ＩＯＬは、ゲートアレイに半導体下地
を形成する段階にて一律に設定されていた。その吸込電
流容量ＩＯＬの大きさはグー１ヘアレイの規格として定
められ、例えば吸込電流容量ＩＯＬを８ ｍ Ａと規定
した場合には、すべての出力バッファ回路１２１の最大
吸込電流容量ＩＯＬが一律に８ｍＡに設定されるように
なっていた。ここでもし、例えば１６ｍＡの電流吸込容
量Ｉ６Ｌが必要な箇所が一箇所でもあるならば、他の箇
所で必要とする電流吸込容量ＩＯＬが８ ｍ Ａ以下で
あっても、すべての出力バッファ回路の電流吸込容量Ｉ
ＯＬがその最大の電流吸込容量Ｉｏ１−＝１６ｍＡとな
るように構成されていた。反対に、大部分の出力バッフ
ァ回路の電流吸込容量が例えば２ ｍ Ａ以下でよい場
合でも、８ｍＡの電流吸込容量ＩＯＬが必要となる箇所
があれば、この場合もすべての出力バッファ回路の最大
吸込電流容量ＩＯＬがその最大の電流吸込容量Ｉ ＯＬ
＝８ｍＡを持つように構成していた。これは、ゲート
アレイでは、いわゆるカスタム・オーダの半導体集積回
路装置を構成するために、顧客の注文に応じて回路要素
間の配線が形成されるので、半導体下地を形成する段階
では、個々のバッファ回路に接続される負荷の種類や大
きさがすべて未定となっている、という事情による。By the way, prior to this invention, the driving capacity of the above-described output sofa circuit 121, especially the current sinking capacity IOL at the time of L (low level) output, was uniformly set at the stage of forming a semiconductor base on the gate array. Ta. The size of the suction current capacity IOL is determined as a Goo1 Hairley standard. For example, if the suction current capacity IOL is specified as 8 mA, the maximum suction current capacity IOL of all output buffer circuits 121 is uniformly 8 mA. It was set to . Here, if there is even one location that requires a current sinking capacity I6L of 16 mA, for example, even if the current sinking capacity IOL required at other locations is 8 mA or less, all output buffer circuits Current sink capacity I
The OL was configured so that its maximum current sink capacity Io1-=16 mA. On the other hand, even if the current sinking capacity of most output buffer circuits is, for example, 2 mA or less, if there is a place where a current sinking capacity IOL of 8 mA is required, in this case as well, the maximum sinking capacity of all output buffer circuits is The current capacity IOL is its maximum current sink capacity IOL
=8mA. This is because in gate arrays, wiring between circuit elements is formed according to the customer's order in order to configure a so-called custom-order semiconductor integrated circuit device. This is due to the fact that the type and size of the load connected to the circuit has not yet been determined.
しかしながら、すべての出力バッファ回路の吸込電流容
量ＩＯＬが一律に設定されてしまっていると、吸込電流
容量ＩＯＬが過剰仕様となる出力バッファ回路が多く生
じてしまうようになる。この場合、留意しなければなら
ないことは、その過剰な吸込電流容量ＩｏＬを持った出
力バッファ回路が必要以上の電流を消費するようになっ
ている。However, if the sink current capacity IOL of all output buffer circuits is set uniformly, many output buffer circuits will have excessive sink current capacity IOL. In this case, it must be noted that the output buffer circuit, which has an excessive sink current capacity IoL, consumes more current than necessary.
ということである。例えば、第８図（ｂ’）に示した出
力バッファ回路１２１において、その最大吸込電流容量
ＩＯＬが一律に８ｍＡとなるように各回路要素のサイズ
などを決定した場合には、その決定した電流吸込容量Ｉ
ＯＬが８ ｍ Ａとなるように、出力段のバイポーラ・
トランジスタＱ２２のベース供給電流Ｉｂを設定しなけ
ればならない。That's what it means. For example, in the output buffer circuit 121 shown in FIG. 8(b'), if the size of each circuit element is determined so that its maximum sink current capacity IOL is uniformly 8 mA, the determined current sink Capacity I
The output stage is bipolar so that the OL is 8 mA.
The base supply current Ib of transistor Q22 must be set.
このとき、実際に要求される吸込電流容量ＩＯＬが８ｍ
Ａよりも少ない出力バッファ回路では、その８ ｍ Ａ
の吸込電流容量ＩＯＬに合わせて設定されたベース供給
電流Ｉｂは過剰となる。この過剰分は、個々の出力バッ
ファ回路では大したことはなさそうであるが、多数のバ
ッファ回路が配設されるゲートアレイの全体としては、
無視できぬ程に大きなものとなる。そして、このことが
、この種のゲートアレイを用いた回路装置の消費電力を
大きくする要因となっている、ということが本発明者ら
によって明らかとされた。At this time, the actually required suction current capacity IOL is 8 m
With an output buffer circuit less than A, its 8 mA
The base supply current Ib set according to the sink current capacity IOL becomes excessive. This excess does not seem to be a big deal for individual output buffer circuits, but for the gate array as a whole, in which a large number of buffer circuits are arranged,
It becomes too big to ignore. The inventors have found that this is a factor that increases the power consumption of a circuit device using this type of gate array.
なお、ゲートアレイについては、例えば株式会社東芝発
行「東芝レビュー（３７巻第７号）」昭和５７年発行、
６０７〜６ ］、 Ｏ頁などに記載されている。Regarding gate arrays, for example, "Toshiba Review (Volume 37, No. 7)" published by Toshiba Corporation, published in 1982,
607-6], page O, etc.
この発明の目的は、簡単な付加的構成でもって、多数の
出力バッファ回路の負荷駆動容量、特にＬ（低レベル）
出力時の電流吸込容量ＩＯＬを、顧客の注文に応じて個
々に最適な大きさに設定することができるようにし、こ
れにより各出力バッファ回路ごとの無駄な消費電流をそ
れぞれ少なくして、回路装置全体としての消費電力の軽
減化を可能にする半導体集積回路装置技術を提供するこ
とにある。It is an object of the present invention to reduce the load driving capacity of a large number of output buffer circuits, especially L (low level), with a simple additional configuration.
The current sink capacity IOL at the time of output can be individually set to the optimal size according to the customer's order, thereby reducing the wasteful current consumption of each output buffer circuit and improving the circuit device. An object of the present invention is to provide a semiconductor integrated circuit device technology that makes it possible to reduce overall power consumption.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。A brief description of typical inventions disclosed in this application is as follows.
すなわち、ゲートアレイなどにおいて、出力バッファ回
路の出力駆動容量を決定する回路要素の一部を２つ以上
に分割して形成することにより、多数の出力バッファ回
路の負荷駆動容量、特にＬ（低レベル）出力時の電流吸
込容量ＩＯＬを、顧客の注文に応じて個々に最適な大き
さに設定することができるようにし、これにより各出力
バッファ回路ごとの無駄な消費電流をそれぞれ少なくし
て、回路装置全体としての消費電力の大幅な軽減化を可
能にする、という目的を達成するものである。In other words, in a gate array or the like, by dividing a part of the circuit element that determines the output drive capacity of an output buffer circuit into two or more parts, the load drive capacity of a large number of output buffer circuits, especially L (low level ) The current sinking capacity IOL during output can be individually set to the optimum size according to the customer's order, thereby reducing the wasteful current consumption of each output buffer circuit and improving the circuit performance. This achieves the purpose of making it possible to significantly reduce the power consumption of the entire device.
以下、この発明の代表的な実施例を図面を参照しながら
説明する。Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.
先ず、この発明による技術が適用されたゲートアレイの
構成から説明する。First, the configuration of a gate array to which the technology of the present invention is applied will be explained.
第３図はこの発明による技術が適用されたゲードアレイ
の概要を示す。FIG. 3 shows an outline of a gated array to which the technology according to the present invention is applied.
同図に示すように、ゲートアレイが構成された半導体装
置ＩＣには、内部回路部２００とともに、入力バッファ
部１１０および出力バッファ部１２０が形成される。入
力バッファ部１１０および出力バッファ部１２０はそれ
ぞれ、内部回路部２００と外部接続用端子パッド３との
間に介在して、レベル変換を伴うバッファとして動作す
る。As shown in the figure, an input buffer section 110 and an output buffer section 120 are formed along with an internal circuit section 200 in a semiconductor device IC in which a gate array is configured. Input buffer section 110 and output buffer section 120 are each interposed between internal circuit section 200 and external connection terminal pad 3, and operate as a buffer with level conversion.
第３図におにて、Ｖ ｉ ｔ ｈは入力しきい値、ｖｉ
ＨはＨ（高レベル）時の入力論理レベル、ＶｉａはＬ
（低レベル）時の入力論理レベル、ｖｏＨはＨ（高レベ
ル）時の出力論理レベル、ＶＯＬはＬ（低レベル）時の
出力論理レベルをそれぞれ示す。また、ｉｎｌ〜ｉｎｋ
は外部に対する論理入力、ｏｕｔｌ〜ｏｕｔｍは外部に
対する論理出力をそれぞれ示す。In FIG. 3, V i t h is the input threshold, vi
H is the input logic level at H (high level), Via is L
(low level), voH indicates the output logic level when H (high level), and VOL indicates the output logic level when L (low level). Also, inl~ink
represents a logic input to the outside, and outl to outm represent a logic output to the outside, respectively.
第４図は上述した半導体装置ＩＣ内の回路状態の概要を
示す。FIG. 4 shows an outline of the circuit state within the semiconductor device IC described above.
同図において、内部回路部２００には、顧客の注文に応
じて、多数の論理機能ユニット（マクロ・セル）２０１
〜２Ｏｎおよびこれらを相互に接続する配線（点線）が
形成されている。これとともに、入力バッファ部１１０
には多数の入力バッファ回路１１１が、出力バッファ部
１２０には多数の出力バッファ回路１２１が、それぞれ
必要に応じて形成されている。In the figure, an internal circuit section 200 includes a large number of logic function units (macro cells) 201 according to customer orders.
~2On and interconnections (dotted lines) connecting these to each other are formed. Along with this, the input buffer section 110
A large number of input buffer circuits 111 are formed in the input buffer section 120, and a large number of output buffer circuits 121 are formed in the output buffer section 120, respectively, as required.
第５図は上述した半導体装置ＩＣのレイアウト構成の概
要を示す。FIG. 5 shows an outline of the layout configuration of the semiconductor device IC described above.
同図において、■は基本セルを示す。この基本セル１に
は、基本的な論理回路を構成するための回路要素、すな
わち基本的な論理回路を構成するための回路素子の一部
あるいは全部をなすための半導体下地が形成されている
。この基本セル１は、同一パターンのものが多数配設さ
れている。４は基本セル１間を連絡するための配線領域
を示す。In the figure, ■ indicates a basic cell. In this basic cell 1, a semiconductor base is formed to form a part or all of a circuit element for forming a basic logic circuit, that is, a circuit element for forming a basic logic circuit. A large number of basic cells 1 with the same pattern are arranged. Reference numeral 4 indicates a wiring area for communicating between the basic cells 1.
この基本セル１を一つあるいは複数個用いることにより
、第４図の論理回路ユニット（マクロ・セル）２０１〜
２Ｏｎが構成される。By using one or more of these basic cells 1, the logic circuit units (macro cells) 201 to 201 shown in FIG.
2On is configured.
また、２はＩ１０バッファ部を示す。このバッファ部２
には、上述した入カバッファ回路１１１あるいは出力バ
ッファ回路１２１のいすかが選択されて形成される。こ
のバッファ部２は内部回路部２００の周囲に多数配設さ
れる。Further, 2 indicates an I10 buffer section. This buffer section 2
In this case, either the input buffer circuit 111 or the output buffer circuit 121 described above is selected and formed. A large number of buffer sections 2 are arranged around the internal circuit section 200.
３は外部接続用の端子パッドを示す。この端子パッド３
は上記バッファ部２の外側に多数配設され、対応する位
置のバッファ部２に形成される回路の種類に応じて、入
力端子あるいは出力端子として利用される。3 indicates a terminal pad for external connection. This terminal pad 3
A large number of terminals are arranged outside the buffer section 2, and are used as input terminals or output terminals depending on the type of circuit formed in the buffer section 2 at the corresponding position.
さらに、入力端子および出力端子として利用される端子
パッド３のほかに、電源端子および接地端子として利用
される端子パッド３ａ、３ｂも設けられている。Furthermore, in addition to the terminal pad 3 used as an input terminal and an output terminal, terminal pads 3a and 3b used as a power supply terminal and a ground terminal are also provided.
第６図（ａ）（ｂ）（Ｃ）は」二連した基本セル１の内
容を示す。6(a), 6(b), and 6(C) show the contents of two consecutive basic cells 1.
同図に示すように、基本セル１内には、基本的な論理回
路を構成するための回路要素、すなわち基本的な論理回
路を構成するための回路素子の一部あるいは全部をなす
ための半導体下地が形成されている。As shown in the figure, the basic cell 1 contains circuit elements for configuring a basic logic circuit, that is, semiconductors that form part or all of the circuit elements for configuring a basic logic circuit. The base is formed.
ここでは、同図（ａ）に示すように、ｐチャンネルＭＯ
Ｓ電界効果トランジスタＭｌ、Ｍ２．Ｍ３ｎチャンネル
ＭＯＳ電界効果トランジスタＭ４゜Ｍ５．Ｍ６．抵抗Ｒ
１，Ｒ２、およびバイポーラ・トランジスタＱｌ、Ｑ２
の一部もしくは全体をなす半導体下地が形成されている
。Here, as shown in the same figure (a), p-channel MO
S field effect transistors Ml, M2. M3n channel MOS field effect transistor M4゜M5. M6. Resistance R
1, R2, and bipolar transistors Ql, Q2
A semiconductor base forming part or all of the semiconductor substrate is formed.
同図（ｂ）はその半導体下地が形成された基本セル１の
レイアウト状態を示す。同図（ｂ）において、１１はＰ
チャンネルＭＯＳ電界効果トランジスタＭ１．、Ｍ２．
Ｍ３のソース・−ドレイン領域をなすＰ十型拡散層、１
２はｎチャンネルＭＯＳ電界効果トランジスタＭ４．Ｍ
５．Ｍ６のソース・ドレイン領域をなすｎ十型拡散層を
それぞれ示す。また、１３はｎｐｎ型バイポーラ・トラ
ンジスタＱｌ、Ｑ２が形成されるｎ−型エピタキシャル
層部分、１４はコレクタＣ電極集電用の拡散層、１５は
ベースＢ拡散層、１６はエミッタＥ拡散層をそれぞれ示
す。さらに、１７は抵抗Ｒ１，Ｒ２を形成するためのＰ
型拡散層を示す。そして、１８ａ、１８ｂ、１８ｃは、
ＭＯＳ電界効果トランジスタのＭ１〜Ｍ６のゲート電極
とセル端子部ｉｎｌａ、 １ｎｌｂ、 １ｎ２ａ、
１ｎ２ｂ。FIG. 2B shows the layout state of the basic cell 1 on which the semiconductor base is formed. In the same figure (b), 11 is P
Channel MOS field effect transistor M1. , M2.
P ten type diffusion layer forming the source/drain region of M3, 1
2 is an n-channel MOS field effect transistor M4. M
5. The n-type diffusion layers forming the source/drain regions of M6 are shown. Further, 13 is an n-type epitaxial layer portion where npn type bipolar transistors Ql and Q2 are formed, 14 is a diffusion layer for collector C electrode current collection, 15 is a base B diffusion layer, and 16 is an emitter E diffusion layer. show. Furthermore, 17 is P for forming resistors R1 and R2.
The type diffusion layer is shown. And 18a, 18b, 18c are
Gate electrodes and cell terminal parts of M1 to M6 of MOS field effect transistors inla, 1nlb, 1n2a,
1n2b.
１ｎ３ａ、１ｎ３ｂを兼ねる多結晶シリコンなどの電極
部を示し、他の端子と接待される。It shows an electrode part made of polycrystalline silicon or the like that also serves as 1n3a and 1n3b, and is connected to other terminals.
同図（ｃ）は上述した基本セル１をブロックとして表す
。FIG. 2C shows the above-mentioned basic cell 1 as a block.
第７図は、上述した基本セル１によって構成される回路
の一例を示す。FIG. 7 shows an example of a circuit constituted by the basic cell 1 described above.
同図（ａ）は、同図（ｂ）に示す論理記号の回路を構成
した例を示す。この場合、その回路は、その前段側がコ
ンプリメンタリ接続されたＭＯＳ電界効果１−ランジス
タＭ１〜Ｍ６によって構成される一方、その出力段がバ
イポーラ・１〜ランジスタＱｌ、Ｑ２によって構成され
ている。これにより、低消費電力化と、高駆動力による
高速度化の両方を達成している。FIG. 3(a) shows an example of the configuration of the circuit of the logic symbols shown in FIG. 1(b). In this case, the circuit is constituted by complementary-connected MOS field effect 1-transistors M1 to M6 on its front stage side, while its output stage is constituted by bipolar 1-transistors Q1 and Q2. This achieves both low power consumption and high speed due to high driving force.
次に、上述し第３．４．５図に示したバッファ部２につ
いて説明する。Next, the buffer section 2 mentioned above and shown in FIG. 3.4.5 will be explained.
このバッファ部２内には、入力バッファ回路（１１１）
用の領域と出力バッファ回路（１２１，）用の領域とが
一つずつ対になって形成されている。This buffer section 2 includes an input buffer circuit (111).
A region for the output buffer circuit (121,) and a region for the output buffer circuit (121,) are formed in pairs.
入力バッファ回路用の領域には、入力バッファ回路（１
１１）を構成するために、ＭＯＳ電界効果トランジスタ
、バイポーラ・トランジスタ、ダイオード、および抵抗
などが半導体下地として形成されている。The area for the input buffer circuit includes an input buffer circuit (1
11), a MOS field effect transistor, a bipolar transistor, a diode, a resistor, etc. are formed as a semiconductor base.
同様に、出力バッファ回路用の領域にも、出力バッファ
回路（１２１）を構成するための回路要素が半導体下地
として形成されている。Similarly, in the area for the output buffer circuit, circuit elements for configuring the output buffer circuit (121) are formed as a semiconductor base.
第１図はその出力バッファ回路１２１が構成される部分
の一実施例を示す。FIG. 1 shows an embodiment of a portion where the output buffer circuit 121 is constructed.
先ず、同図（ａ）はその出力バッファ回路（１，２１）
が構成される領域２ｂの内容を示す。First, (a) in the same figure shows the output buffer circuit (1, 21).
The contents of area 2b are shown.
この領域２ｂ内には、後述する出力バッファ回路（１２
１）を構成するための回路要素として、ｐチャンネルＭ
ＯＳ電界効果トランジスタＭ２２、ｎチャンネルＭＯＳ
電界効果トランジスタＭ２１゜Ｍ２１ａ、Ｍ２３、抵抗
Ｒ２１、Ｒ２２、ダイオードＤ２１．Ｄ２２．Ｄ２３、
バイポーラ・トランジスタＱ２１．Ｑ２２などが半導体
下試の形で形成されている。In this region 2b, an output buffer circuit (12
1) As a circuit element for configuring the p-channel M
OS field effect transistor M22, n-channel MOS
Field effect transistor M21° M21a, M23, resistors R21, R22, diode D21. D22. D23,
Bipolar transistor Q21. Q22 and others are formed in the form of semiconductor preliminary tests.
ここで、ｎチャンネルＭＯＳ電界効果トランジスタＭ２
１とＭ ２１ ａは、従来は１つのＭＯ５電界効果トラ
ンジスタとして形成されていたものであったが、ここで
は、そのサイズを互いに違えて２つに分割形成されてい
る。この場合、Ｍ２１はＭ２１ａよりも小さく （半分
位に）形成されている。そして、両ＭＯＳ電界効果トラ
ンジスタＭ２１とＭ ２１ ａとが互いに並列接続され
た状態のときに、第８図ＭＯＳ電界効果１−ランジスタ
Ｍ２１と等価のサイズとなるように、それぞれのサイズ
（ゲート幅Ｗ／チャンネル長１．）が設定されている。Here, n-channel MOS field effect transistor M2
1 and M 21 a were conventionally formed as one MO5 field effect transistor, but here they are divided into two with different sizes. In this case, M21 is formed smaller (about half) than M21a. Then, when both MOS field effect transistors M21 and M21a are connected in parallel to each other, their respective sizes (gate width W /channel length 1.) is set.
また、出力段となるバイポーラ・トランジスタＱ２１．
Ｑ２１は、比較的大きな電流も流せるよう、そのサイズ
にやや余裕を持たせている。In addition, a bipolar transistor Q21 .
The Q21 has a little extra size so that a relatively large current can flow through it.
次に、同図（ｂ）は、上記領域２ｂ内の回路要素を用い
た出力バッファ回路１２１の第１の構成例を示す。同図
（ａ）に示す出力バッファ回路１２１は、基本的には、
第８図に示したものと同じであって、出力段バイポーラ
・トランジスタＱ２１．Ｑ２２で構成することにより比
較的太きな駆動容量を得るとともに、その前段側をＭＯ
Ｓ電界効果１−ランジスタＭ２１．Ｍ２２．Ｍ２３で構
成することにより低使用費電力化をはかっている。この
出力バッファ回路１２１を構成するための配線Ｑは、顧
客の注文に応じて形成されるアルミニウムなどの配線で
あって、通常は２層目以上に形成される。なお、Ｖｃｃ
は電源、ＧＮＤは接地電位を示す。Next, FIG. 2B shows a first configuration example of the output buffer circuit 121 using the circuit elements in the area 2b. The output buffer circuit 121 shown in FIG.
The output stage bipolar transistor Q21. is the same as that shown in FIG. By configuring Q22, a relatively large drive capacity is obtained, and the front stage side is MO
S field effect 1 - transistor M21. M22. By configuring it with M23, we aim to reduce power usage costs. The wiring Q for configuring the output buffer circuit 121 is made of aluminum or the like and is formed according to a customer's order, and is usually formed in the second or higher layer. In addition, Vcc
indicates a power supply, and GND indicates a ground potential.
この出力バッファ回路１２１では、その出力段の駆動容
量、特にＬ（低レベル）出力時の吸込電流容量ＩＯＬが
、その出力段の接地側バイポーラ・トランジスタＱ２２
のベース供給電流Ｉｂｌに依存する。さらに、そのベー
ス供給電流ＩｂｌはＭＯ３電界効果トランジスタＭ２１
から供給される。このとき、第１の構成例では、そのベ
ース供給電流Ｉｂｌが比較的小サイズに形成された方の
ＭＯＳ電界効果ｉ〜ランジスタＭ ２’ １だけから供
給されるように結線されている。従って、この第１の構
成例では、そのＭＯ３電界効果トランジスタＭ２１によ
って、比較的小さな吸込電流容量ＩＯＬが設定されてい
る。この場合、比較的サイズの大きな方のＭＯＳ電界効
果トランジスタＭ２］ａは使用されておらず、配線Ｑが
ら切り離されている。In this output buffer circuit 121, the drive capacity of the output stage, especially the sink current capacity IOL at the time of L (low level) output, is the same as that of the ground-side bipolar transistor Q22 of the output stage.
depends on the base supply current Ibl. Furthermore, its base supply current Ibl is the MO3 field effect transistor M21
Supplied from. At this time, in the first configuration example, the wiring is such that the base supply current Ibl is supplied only from the MOS field effect i~transistor M2'1 formed in a relatively small size. Therefore, in this first configuration example, a relatively small sink current capacity IOL is set by the MO3 field effect transistor M21. In this case, the relatively larger MOS field effect transistor M2]a is not used and is separated from the wiring Q.
同図（ｃ）は、」１記領域２ｂ内の回路要素を用いた出
カバソファ回路１２１の第２の構成例を示す。同図（ｃ
）に示す出力バッファ回路１２］は、回路的には同図（
ｂ）に示したものと全く同じである。ただ、この第２の
構成例では、分割形成された２つのＭＯＳ電界効果１〜
ランジスタＭ２１゜Ｍ ２１ ａが互いに並列接続され
ている。これにより、その２つのＭＯＳ電界効果トラン
ジスタＭ２１．Ｍ２１ａからそれぞれに供給される電流
Ｉｂｌ、Ｉｂ２の和が、出力段のバイポーラ・１−ラン
ジスタＱ２２のベースに与えられるようになっている。FIG. 2C shows a second configuration example of the output cover sofa circuit 121 using the circuit elements in the region 2b. The same figure (c
The output buffer circuit 12 shown in ) is circuit-wise shown in the same figure (
It is exactly the same as shown in b). However, in this second configuration example, two MOS field effects 1 to 1 are formed separately.
The transistors M21°M21a are connected in parallel with each other. This causes the two MOS field effect transistors M21. The sum of the currents Ibl and Ib2 respectively supplied from M21a is applied to the base of the bipolar 1-transistor Q22 in the output stage.
この結果、出力段の吸込電流容量ＩＯＬは、そのベース
供給電流（Ｉｂｌ＋Ｉｂ２）に応じて増大させられてい
る。As a result, the output stage's sink current capacity IOL is increased in accordance with its base supply current (Ibl+Ib2).
以−Ｌのように、出力段のバイポーラ・トランジスタＱ
２２を駆動するＭＯ３電界効果トランジス夕を２つに分
割して、その接続状態だけを顧客の注文に応じて選ぶこ
とにより、（１）出力段の電流吸込容量ＩＯＬを小さく
押さえ、その代わりにベース供給電流を少なくして消費
電力を少さくするか、（２）消費電力は部分的に大きく
なるが、その代わりにベース供給電流を多くして出力段
の電流吸込容量ＩＱＬを増大させるか、のいずれかを個
々の出力バッファ回路ごとにきめこまかく設定すること
ができるようになる。これにより、多数の出カバソファ
回路の負荷駆動容量、特にＬ（低レベル）出力時の電流
吸込容量ＩＯＬを、顧客の注文に応じて個々に最適な大
きさに設定して、各出力バッファ回路ごとに無駄な消費
電流をそれぞれ少なくし、回路装置全体としての消費電
力の大幅な軽減化を行うこてができるようになる。As shown below, the bipolar transistor Q in the output stage
By dividing the MO3 field effect transistor that drives the 22 into two parts and selecting only the connection state according to the customer's order, (1) the current sinking capacity IOL of the output stage can be kept small; Either reduce the supply current to reduce power consumption, or (2) increase the base supply current and increase the current sink capacity IQL of the output stage, although power consumption will partially increase. Either of these can be set in detail for each output buffer circuit. As a result, the load driving capacity of a large number of output buffer circuits, especially the current sink capacity IOL at the time of L (low level) output, can be individually set to the optimal size according to the customer's order, and each output buffer circuit can be This makes it possible to create a trowel that significantly reduces the power consumption of the circuit device as a whole by reducing wasteful current consumption.
第２図（ａ）（ｂ）はこの発明の第２実施例を示す。FIGS. 2(a) and 2(b) show a second embodiment of the present invention.
上述した実施例では、出力段のバイポーラ・トランジス
タＱ２２を駆動するＭＯ３電界効果トランジスタがＭ２
１とＭ ２１ ａに２分割されていたが、同図（ａ）に
示すように、Ｍ２１．Ｍ２１ａ。In the embodiment described above, the MO3 field effect transistor driving the output stage bipolar transistor Q22 is
1 and M21a, but as shown in the same figure (a), M21. M21a.
Ｍ２１ｂの３つあるいはそれ以上に分割してもよい。３
分割した場合には、同図（ｂ）に示すように、配線Ｑｌ
、Ｑ２．Ｑ３の部分を形成するか否かをそれぞれに決め
るだけでもって、出力段のバイポーラ・トランジスタＱ
２２へのベース供給電流（Ｉｂｌ、Ｉｂ２．Ｔｂ３）を
最大８段階に設定することができ、これにより電流吸込
容量ＩｏＬを一層きめこまかに設定することができるよ
うになる。It may be divided into three or more M21b. 3
In the case of dividing, as shown in the same figure (b), the wiring Ql
, Q2. The output stage bipolar transistor Q
The base supply current (Ibl, Ib2.Tb3) to 22 can be set in a maximum of eight stages, thereby making it possible to set the current sink capacity IoL more precisely.
（１）ゲートアレイなどにおいて、出カバソファ回路の
出力駆動容量を決定する回路要素の一部を２つ以上に分
割して形成することにより、多数の出カバソファ回路の
負荷駆動容量、特にＬ（低レベル）出力時の電流吸込容
ｆｆ１ＩＯ，Ｌを、顧客の注文に応じて個々に最適な大
きさに設定することができるようになり、これにより各
出力バッファ回路ごとの無駄な消費電流をそれぞれ少な
くして５回路装置全体としての消費電力の大幅な軽減化
が可能になる、という効果が得られる。(1) In a gate array, etc., by dividing a part of the circuit element that determines the output drive capacity of the output cover sofa circuit into two or more parts, the load drive capacity of a large number of output cover sofa circuits, especially L (low It is now possible to individually set the current sink capacity ff1IO,L at the time of output (level) to the optimal size according to the customer's order, thereby reducing the wasteful current consumption of each output buffer circuit. As a result, it is possible to significantly reduce the power consumption of the entire five-circuit device.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記出力段は
オープン・コレクタ型であってもよい。また、出カバソ
ファ回路１２１はトライ・ステート型であってもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the output stage may be of an open collector type. Furthermore, the output sofa circuit 121 may be of a tri-state type.
〔利用分野〕
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるゲートアレイの技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばアナログ回路を含む半導体装置の技術などにも適用
できる。[Field of Application] The invention described above is applied to gate array technology, which is the field of application behind the invention, but the application is not limited to this, for example, semiconductors including analog circuits. It can also be applied to equipment technology.
第１図（ａ）〜（Ｃ）はこの発明の要部である出カバソ
ファ部の一実施例を示す図、
第２図（ａ）、（ｂ）はこの発明の要部である出カバソ
ファ部の別の実施例を示す図、第３図はこの発明が適用
されるゲートアレイの概要を示すブロック図、
第４図はこの発明が適用されるゲートアレイの内部の状
態を示すブロック図、
第５図はこの発明が適用されるゲートアレイのレイアウ
ト状態を示す図、
第６図（ａ）、（ｂ）、（ｃ）は基本セルの構成を示す
図、
第７図（ａ）、（ｂ）は基本セルを用いて構成される回
路の一例を示す図、
第８図（ａ）、（ｂ）は従来のゲートアレイにおける出
力バッファ部の構成を示す図である。
ＩＣ・・・ゲートアレイが形成された半導体装置、■・
・・基本セル、２・・・１．１０バッファ部、２ｂ・・
・出力バッファ回路が構成される領域、Ｑ２１．Ｑ２２
・・・出力バッファ回路の出力段を構成するバイポーラ
・トランジスタ、Ｍ２１． Ｍ２１ ａ、 Ｍ２ ｌ
ｂ・・出力バッファ回路の出力段を駆動するＭＯＳ電界
効果トランジスタ。FIGS. 1(a) to (C) are diagrams showing an embodiment of the out-cover sofa part which is the main part of this invention. FIGS. 2(a) and (b) are views showing an embodiment of the out-cover sofa part which is the main part of this invention. 3 is a block diagram showing an outline of a gate array to which this invention is applied; FIG. 4 is a block diagram showing the internal state of the gate array to which this invention is applied; FIG. 5 is a diagram showing the layout state of a gate array to which the present invention is applied. FIGS. 6(a), (b), and (c) are diagrams showing the configuration of a basic cell. FIGS. 7(a), (b) ) is a diagram showing an example of a circuit configured using basic cells, and FIGS. 8(a) and 8(b) are diagrams showing the configuration of an output buffer section in a conventional gate array. IC...Semiconductor device on which a gate array is formed, ■.
...Basic cell, 2...1.10 Buffer part, 2b...
- Area where the output buffer circuit is configured, Q21. Q22
. . . Bipolar transistor constituting the output stage of the output buffer circuit, M21. M21 a, M2 l
b: MOS field effect transistor that drives the output stage of the output buffer circuit.
Claims (1)
要素が予め用意された基本セルとともに、入力バッファ
回路あるいは出力バッファ回路を構成するための回路要
素が予め用意されたバッファ部を有する半導体集積回路
装置であって、上記出力バッファ回路の出力段を駆動す
る素子を複数に分割形成し、この分割形成された素子を
選択的に接続して使用することにより、上記出力段の出
力駆動容量を可変設定するようにしたことを特徴とする
半導体集積回路装置。 ２、上記出力段がバイポーラ・トランジスタで構成され
るとともに、この出力段を駆動する素子がＭＯＳ電界効
果トランジスタであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。[Claims] 1. It has a basic cell in which circuit elements such as a MOS field effect transistor and a resistor are prepared in advance, and a buffer part in which circuit elements for configuring an input buffer circuit or an output buffer circuit are prepared in advance. In the semiconductor integrated circuit device, an element for driving the output stage of the output buffer circuit is divided into a plurality of parts, and the divided elements are selectively connected and used to drive the output of the output stage. A semiconductor integrated circuit device characterized in that the capacitance is variably set. 2. The semiconductor integrated circuit device according to claim 1, wherein the output stage is composed of a bipolar transistor, and the element driving the output stage is a MOS field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8637785A JPS61245625A (en) | 1985-04-24 | 1985-04-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8637785A JPS61245625A (en) | 1985-04-24 | 1985-04-24 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245625A true JPS61245625A (en) | 1986-10-31 |
Family
ID=13885186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8637785A Pending JPS61245625A (en) | 1985-04-24 | 1985-04-24 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245625A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911034A (en) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60194615A (en) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | Composite output circuit |
-
1985
- 1985-04-24 JP JP8637785A patent/JPS61245625A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911034A (en) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60194615A (en) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | Composite output circuit |
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