JP3637728B2

JP3637728B2 - Semiconductor integrated device

Info

Publication number: JP3637728B2
Application number: JP12269997A
Authority: JP
Inventors: 重雄鶴岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 2005-04-13
Anticipated expiration: 2017-05-13
Also published as: JPH10313107A

Description

【０００１】
【発明の属する技術分野】
本発明は配線工程のみを変更することによって各種論理回路を構成するゲ−トアレイ形マスタ−スライス半導体集積装置に関し、特に出力バッファ回路に関する。
【０００２】
【従来の技術】
従来のマスタ−スライス方式半導体集積装置を図３に示す。２１は内部領域であり、マクロセル２２と、トランジスタを回路構成素子として構成される内部セル（以後「ベ−シックセル」と称す）とが、アレイ２３にアレイ状に該内部領域２１に配置されて構成される。２４は入出力セル領域であり、内部領域２１の周辺部に配置され、外部装置（図示せず）とのインタ−フェイスのための入出力用のバッファが該領域２４に配置されている。そして、所定の電気的特性を実現する為に、入出力セル、ベ−シックセルによる回路構成素子、及びマクロセルの相互間を配線工程のみによって変更することで、入出力領域に形成された外部出力駆動用バッファ回路および各種論理回路を作成、構成していた。即ち、予め定められた位置にトランジスタを形成しておき、このソ−ス、ドレイン、ゲ−トに独立に接続するためのコンタクト孔を配し、アルミニウム等の導電膜の１層または２層構造を利用して相互の接続をとり回路を形成するものであった。
【０００３】
特に、従来の入出力セル領域２４に形成される入出力セル３０を一例として図４に示す。セルは予め配置されており、セルのサイズ及び回路は配線工程により形成されており、３１の静電気保護回路、３２の外部出力駆動用回路、３３の制御回路、３４の入力回路を含んでいた。
【０００４】
ＭＯＳＦＥＴで構成されるＩＣの場合、静電破壊の保護回路が必要である。保護回路は、入力端子においては抵抗とダイオ−ドとで形成され、入出力端子においては、トランジスタの拡散容量を含み構成される。該拡散容量としては一定の容量が必要である。また拡散容量としては、外部出力駆動用回路におけるトランジスタのドレイン領域を用いて構成され、所望の容量値を得るためにそれなりのチャネル幅（通常３００ミクロン程度）が必要であった。この要因によりまた比較的大きなチャネル幅の単位で複数のトランジスタを並列接続することで外部出力駆動用バッファを構成していた。
【０００５】
外部出力駆動用のトランジスタの能力は顧客の要求仕様に合わせて設計する必要があるため、上記３００ミクロンのチャネル幅のトランジスタを全て活性化、オン状態にするのではなく、３００ミクロンの一部のみのトランジスタを活性化し、残りのトランジスタを常時非活性化、オフ状態にしたいわゆるゲ−トコントロ−ルダイオ−ドとしてトランジスタを使用することで静電保護回路を構成していた。
【０００６】
【発明が解決しようとする課題】
近年、出力駆動用バッファとして電源ノイズの低減をするために低出力駆動用バッファの要求仕様が増加しており特に携帯用機器などで要求が強い。しかるに上述した従来の方式では、入出力セルのレイアウトの占有面積を小さくするために外部出力駆動用バッファのチャネル幅をある単位で並列に複数トランジスタを用いて構成されていた。しかし、並列に配置されるトランジスタのそれぞれのチャネル幅を小さくすることにより並列に配置するトランジスタ数が増加する。そして、所定のチャネル幅を確保するため、すなわち所定の拡散容量を確保するため、レイアウト上無駄な領域が生じレイウアトの占有面積が大きくなりチップサイズが大きくなってしまう。そのため、むやみにチャネル幅を小さくすることができなかった。この結果、小外部能力駆動用トランジスタ例えば１ｍＡ以下（電源電圧５Ｖ）の要求仕様が生じた場合であっても、配線工程の配線だけでは出力駆動用バッファを構成できず、そのため電気的特性を実現するためにはマスタ−スライス方式を使用することができないこととなり、その都度、予め作成すべきトランジスタを拡散工程から作り直おさねばならないという欠点があった。
【０００７】
また、外部出力駆動能力は並列に構成されたトランジスタの単位での整数倍となり、最適な駆動能力を配線工程だけで実現できないという問題点を有していた。
【０００８】
そこで、本発明は、小外部能力駆動用バッファをマスタ−スライス方式を用いまた、最適な駆動能力をもった外部駆動用バッファをマスタ−スライス方式で実現でき、その都度要求仕様に合わせて予めトランジスタを作り直す必要がないような半導体集積装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積装置は、回路を構成するトランジスタを含む内部セルが配置される内部領域と、該内部領域の周辺部に外部との入出力をする入出力セル領域とを含む半導体集積装置において、外部に信号を出力する出力駆動用バッファが前記内部領域にある内部セルからなり、前記出力駆動用バッファの出力を入力とし常時活性化されることのない回路素子からなる入出力セルが前記入出力セル領域に配設されてなり、該入出力セルを介して外部に前記信号を出力してなることを特徴とする。
【００１０】
この発明によれば、入出力セル領域ではなく、内部領域に、外部装置に信号出力するための出力駆動用バッファがトランジスタの回路構成素子となる内部セルを用いて配線工程で回路を形成される。そして、出力駆動用バッファが、入出力セル領域にあって回路素子を有しない入出力セルを介して外部装置に供給されるべき外部端子に接続される。従って、この発明によれば、ベ−シックセルを用いて外部出力駆動用バッファを形成することができるため、マスタ−スライス方式でバッファを作成、構成できるという効果を奏する。
【００１１】
また、本発明の半導体集積装置は、さらに、前記出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが前記内部セル配線により形成されて成り、該出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが、前記出力駆動用バッファの近傍に配置されて成ることを特徴とする。
【００１２】
この発明によれば、出力駆動用バッファを制御する制御回路及びバッファを駆動するための駆動回路をトランジスタの回路構成素子となる内部セルを用いて配線工程で回路を形成して成り、制御回路及び駆動回路が前記出力駆動用バッファ回路の近傍に配置される。
【００１３】
したがって、この発明によれば、ベ−シックセルを用いて外部出力駆動用バッファ、出力駆動用バッファを制御する制御回路、バッファを駆動するための駆動回路をを形成することができるため、マスタ−スライス方式でバッファ回路を作成、構成できかつ各回路の遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易になるという効果を奏する。
【００１４】
また、本発明の半導体集積装置は、さらに、前記出力駆動用バッファと、前記制御回路と、前記駆動回路とが、前記入出力セルの近傍に配設されてなることを特徴とする。
【００１５】
この発明によれば、出力駆動用バッファと、制御回路と、バッファ駆動回路が、外部装置に接続されるべき入出力セルの近傍に配置される。
【００１６】
したがって、この発明によれば、外部出力駆動用バッファ回路を外部装置に接続されるべき入出力セルの近傍に配置して成り外部出力駆動用バッファ回路と外部への信号供給端子との遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易になるという効果を奏する。
【００１７】
また、この発明によれば、前記内部セルを直列又は並列に接続してなるため、並列及び直列にベ−シックセルの配線組み合わせることにより要求仕様に最適な駆動能力を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について以下に図面を用いて説明する。
【００１９】
（実施の形態１）
図１は本発明に係わる半導体集積装置の第一の実施の形態を示す図である。
【００２０】
１１は、内部領域２１に敷き詰められたベ−シックセル上にあらかじめ配線工程のみにより構成された外部出力駆動用バッファの一例であり、１個のＰチャネルトランジスタ１４を含むベ−シックセルおよび１個のＮチャネルトランジスタ１５を含むベ−シックセルを含み構成されている。１個当たりのＮチャネルトランジスタ１５のベ−シックセルの電流駆動能力としては、０．１ｍＡ程度を実現でき小さな電流を駆動するバッファ即ち低出力駆動用バッファを容易に実現することができる。またＰチャネル及びＮチャネルトランジスタ１４、１５については、ベ−シックセルによるトランジスタの配線の組み合わせにより上記の０．１ｍＡを変えることができる。即ち、並列にベ−シックセルを配線組み合わせることにより駆動能力を増加することができ、また直列にベ−シックセルを配線組み合わせることにより駆動能力を減少することができる。更に並列及び直列にベ−シックセルの配線組み合わせることにより要求仕様に最適な駆動能力を実現することができる。
【００２１】
１２は予め敷き詰められたベ−シックセル上に配線工程のみにより構成される外部出力駆動用バッファ１１を制御する制御回路の一例であり、外部出力駆動用バッファ１１を駆動するためのバッファ回路１６を含み、駆動と制御を兼ねている。実施の形態１では３値状態を実現できる制御回路である。外部出力駆動用バッファ１１を駆動するためのバッファ回路１６は、外部出力駆動用バッファ１１の信号の立ち上がり、立ち下がりを制御調整する為の回路として用いられる。
【００２２】
１３は入出力セルの一例であり、入出力セル領域２４に配置され、配線工程のみにより構成され、入力及び出力機能を具備した双方向セルである。入出力セル１３には、予め入出力バッファ回路を構成する為の複数の回路素子１７、２０及び外部装置に接続されるべき端子いわゆるパッド端子１８から構成され、外部出力駆動用バッファ１１を構成する出力駆動用トランジスタ１４、１５と、静電気保護ダイオ−ド１７とを含み構成され、配線工程のみを変更することにより所望の機能を実現するマスタ−スライス方式が採られている。入出力セル領域２４には、活性化されることのない回路素子のみが配置され、かかる活性化されることのない回路素子のみにより静電気保護ダイオ−ド１７が形成される。
【００２３】
本実施の形態では、このマスタ−スライス方式としての入出力セルとしては、入力バッファ回路１９はそのまま従来と同様とし、出力バッファ１１とバッファ制御回路１２からなる出力バッファ回路は上記静電気保護ダイオ−ド１７のみが接続され、内部領域２１と上記パッド端子１８にのみ接続された構成となっている。このことにより内部領域２１でベ−シックセルを用いて構成された出力バッファ回路の信号出力をそのまま外部端子に接続された構成にすることができ、ベ−シックセルで構成された出力バッファの駆動電流のまま外部装置を駆動することができる。
【００２４】
また、図２は入出力用セル１３及び内部領域２１に配線される低出力駆動用バッファ回路の配置を示す図である。ベ−シックセルを用いて外部出力駆動用バッファ１１、外部出力駆動用バッファ１１を制御する制御回路１２、外部出力駆動用バッファ１１を駆動するための駆動回路１６を形成しているため、近接してこれらの回路を互いに近傍に配置することができ、各回路の結線を短い信号線で作成、構成することにより、各回路の遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易にすることができる。
【００２５】
更に、内部領域におけるベ−シックセルをもちいて配線工程によって各回路を構成できるため、出力駆動用バッファ１１と、制御回路１２、駆動回路１６が、外部装置に接続されるべき入出力セル１３の近傍に配置することができ、外部出力駆動用バッファ回路の遅延時間の見積が容易となり出力バッファ回路の設計が容易にすることができる。
【００２６】
【発明の効果】
以上述べたように、本発明の半導体集積装置によれば、ベ−シックセルを用いて外部出力駆動用バッファを形成することができるため、マスタ−スライス方式でバッファを作成、構成できるという効果がある。
【００２７】
また、ベ−シックセルを用いて外部出力駆動用バッファ、外部出力駆動用バッファを制御する制御回路、外部出力駆動用バッファを駆動するための駆動回路を近接して配置形成することにより、各回路の接続された信号の遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易になるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す回路構成図。
【図２】本発明の一実施の形態を示す配置図。
【図３】従来の半導体記憶装置の配置図。
【図４】従来の入出力セルの回路図。
【符号の説明】
１１．外部出力駆動用バッファ
１２．出力駆動用バッファを制御する制御回路
１３．入出力セル
１４．Ｐチャネルトランジスタを構成するべ−シックセル
１５．Ｎチャネルトランジスタを構成するべ−シックセル
１６．出力駆動用バッファを駆動するバッファ回路
１７．静電気保護ダイオ−ド
１８．パッド端子
１９．入力バッファ
２０．抵抗
２１．内部領域
２２．予め配置されたマクロセル
２３．予め複数個アレイ状に配置されたベ−シックセル領域
２４．入出力セル領域
２５．内部領域と入出力セル領域との間の領域
３０．従来の入出力セル
３１．静電気保護回路
３２．外部駆動用回路
３３．制御回路
３４．入力回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gate array type master-slice semiconductor integrated device which forms various logic circuits by changing only a wiring process, and more particularly to an output buffer circuit.
[0002]
[Prior art]
A conventional master-slice semiconductor integrated device is shown in FIG. Reference numeral 21 denotes an internal region, in which a macro cell 22 and an internal cell (hereinafter referred to as “basic cell”) configured with transistors as circuit components are arranged in an array 23 in the internal region 21. Is done. Reference numeral 24 denotes an input / output cell area, which is disposed in the periphery of the internal area 21, and an input / output buffer for interfacing with an external device (not shown) is disposed in the area 24. Then, in order to realize predetermined electrical characteristics, the external output drive formed in the input / output region is changed by changing only the wiring process between the input / output cell, the circuit component of the basic cell, and the macro cell. Buffer circuits and various logic circuits were created and configured. That is, a transistor is formed at a predetermined position, a contact hole for independently connecting to the source, drain, and gate is provided, and a one-layer or two-layer structure of a conductive film such as aluminum. Was used to connect each other to form a circuit.
[0003]
In particular, an input / output cell 30 formed in the conventional input / output cell region 24 is shown in FIG. 4 as an example. The cells are arranged in advance, and the size and circuit of the cells are formed by a wiring process, and include 31 electrostatic protection circuits, 32 external output drive circuits, 33 control circuits, and 34 input circuits.
[0004]
In the case of an IC composed of a MOSFET, a protection circuit against electrostatic breakdown is necessary. The protection circuit is formed of a resistor and a diode at the input terminal, and includes a diffusion capacitor of the transistor at the input / output terminal. A certain capacity is required as the diffusion capacity. Further, the diffusion capacitor is configured by using the drain region of the transistor in the external output driving circuit, and an appropriate channel width (usually about 300 microns) is required to obtain a desired capacitance value. Due to this factor, an external output driving buffer is configured by connecting a plurality of transistors in parallel in units of a relatively large channel width.
[0005]
Since the capability of the transistor for driving the external output needs to be designed according to the customer's required specifications, not all of the above 300 micron channel width transistors are activated and turned on, but only a part of 300 micron. The electrostatic protection circuit is configured by using the transistors as so-called gate control diodes in which the transistors are activated and the remaining transistors are always deactivated and turned off.
[0006]
[Problems to be solved by the invention]
In recent years, in order to reduce power supply noise as an output drive buffer, the required specification of a low output drive buffer has increased, and there is a strong demand especially for portable devices. However, in the conventional system described above, the channel width of the external output driving buffer is configured using a plurality of transistors in parallel in a certain unit in order to reduce the occupied area of the input / output cell layout. However, the number of transistors arranged in parallel increases by reducing the channel width of each transistor arranged in parallel. Then, in order to secure a predetermined channel width, that is, to secure a predetermined diffusion capacity, a wasteful area is generated in the layout, and an area occupied by the layout increases and a chip size increases. Therefore, the channel width cannot be reduced unnecessarily. As a result, even if a required specification of a small external capacity driving transistor, for example, 1 mA or less (power supply voltage 5 V) is generated, an output driving buffer cannot be configured only by wiring in the wiring process, so that electrical characteristics are realized. In order to do so, the master-slicing method cannot be used, and each time, a transistor to be prepared in advance has to be recreated from the diffusion process.
[0007]
Further, the external output drive capability is an integral multiple of the unit of transistors configured in parallel, and there is a problem that the optimum drive capability cannot be realized only by the wiring process.
[0008]
Therefore, the present invention can realize a small external capacity driving buffer using a master-slice system and an external driving buffer having an optimum driving capacity using a master-slice system, and each time a transistor is preliminarily adapted to the required specifications. It is an object of the present invention to provide a semiconductor integrated device that does not require reworking.
[0009]
[Means for Solving the Problems]
A semiconductor integrated device according to the present invention is a semiconductor integrated device including an internal region in which an internal cell including a transistor constituting a circuit is arranged, and an input / output cell region that inputs and outputs to the outside in the peripheral portion of the internal region. An output drive buffer for outputting a signal to the outside is composed of an internal cell in the internal region, and an input / output cell composed of a circuit element that is not always activated by receiving the output of the output drive buffer as an input. It is arranged in the output cell region, and the signal is outputted to the outside through the input / output cell.
[0010]
According to the present invention, a circuit is formed in a wiring process using an internal cell in which an output drive buffer for outputting a signal to an external device is a circuit constituent element of a transistor in an internal region, not an input / output cell region. . The output drive buffer is connected to an external terminal to be supplied to an external device via an input / output cell in the input / output cell region and having no circuit element. Therefore, according to the present invention, since the external output driving buffer can be formed using the basic cell, there is an effect that the buffer can be created and configured by the master slice method.
[0011]
The semiconductor integrated device according to the present invention further comprises a control circuit for controlling the output drive buffer and a drive circuit for driving the output drive buffer, which are formed by the internal cell wiring, and the output drive buffer. And a drive circuit for driving the output drive buffer are arranged in the vicinity of the output drive buffer.
[0012]
According to the present invention, the control circuit for controlling the output driving buffer and the driving circuit for driving the buffer are formed by forming a circuit in the wiring process using the internal cells that are the circuit constituent elements of the transistor. A drive circuit is disposed in the vicinity of the output drive buffer circuit.
[0013]
Therefore, according to the present invention, it is possible to form an external output driving buffer, a control circuit for controlling the output driving buffer, and a driving circuit for driving the buffer using basic cells. The buffer circuit can be created and configured by this method, the delay time of each circuit can be shortened, and the external drive buffer circuit can be easily designed.
[0014]
The semiconductor integrated device of the present invention is further characterized in that the output drive buffer, the control circuit, and the drive circuit are arranged in the vicinity of the input / output cell.
[0015]
According to the present invention, the output drive buffer, the control circuit, and the buffer drive circuit are arranged in the vicinity of the input / output cell to be connected to the external device.
[0016]
Therefore, according to the present invention, the external output drive buffer circuit is arranged in the vicinity of the input / output cell to be connected to the external device, and the delay time between the external output drive buffer circuit and the external signal supply terminal is reduced. There is an effect that the design of the external drive buffer circuit can be facilitated.
[0017]
In addition, according to the present invention, the internal cells are connected in series or in parallel, so that it is possible to realize the optimum driving capability for the required specifications by combining the wirings of the basic cells in parallel and in series.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
(Embodiment 1)
FIG. 1 is a diagram showing a first embodiment of a semiconductor integrated device according to the present invention.
[0020]
11 is an example of an external output driving buffer that is configured in advance by only a wiring process on a basic cell spread in the internal region 21, and is a basic cell including one P-channel transistor 14 and one N-channel. A basic cell including the channel transistor 15 is included. As the current driving capability of the basic cell of the N channel transistor 15 per one, it is possible to realize about 0.1 mA and to easily realize a buffer for driving a small current, that is, a low output driving buffer. For the P-channel and N-channel transistors 14 and 15, the above 0.1 mA can be changed by a combination of transistor wirings based on basic cells. That is, the driving capability can be increased by combining the basic cells with the wiring in parallel, and the driving capability can be decreased by combining the basic cells with the wiring in series. Further, by combining the basic cell wirings in parallel and in series, it is possible to realize the optimum driving capability for the required specifications.
[0021]
Reference numeral 12 denotes an example of a control circuit for controlling the external output driving buffer 11 configured only by the wiring process on the basic cells laid out in advance, and includes a buffer circuit 16 for driving the external output driving buffer 11. Also serves as drive and control. The first embodiment is a control circuit that can realize a ternary state. The buffer circuit 16 for driving the external output drive buffer 11 is used as a circuit for controlling and adjusting the rise and fall of the signal of the external output drive buffer 11.
[0022]
Reference numeral 13 denotes an example of an input / output cell, which is a bidirectional cell that is disposed in the input / output cell region 24, is configured only by a wiring process, and has input and output functions. The input / output cell 13 includes a plurality of circuit elements 17 and 20 for forming an input / output buffer circuit in advance, and a terminal so-called pad terminal 18 to be connected to an external device, and constitutes an external output driving buffer 11. A master-slice method is adopted which includes output drive transistors 14 and 15 and an electrostatic protection diode 17 and realizes a desired function by changing only the wiring process. Only the circuit elements that are not activated are arranged in the input / output cell region 24, and the electrostatic protection diode 17 is formed only by the circuit elements that are not activated.
[0023]
In this embodiment, as the input / output cells in the master-slice method, the input buffer circuit 19 is the same as the conventional one, and the output buffer circuit comprising the output buffer 11 and the buffer control circuit 12 is the above-mentioned electrostatic protection diode. Only 17 is connected, and only the internal region 21 and the pad terminal 18 are connected. As a result, the signal output of the output buffer circuit configured by using the basic cell in the internal region 21 can be directly connected to the external terminal, and the drive current of the output buffer configured by the basic cell can be reduced. The external device can be driven as it is.
[0024]
FIG. 2 is a diagram showing the arrangement of the low output driving buffer circuit wired to the input / output cell 13 and the internal region 21. A basic cell is used to form the external output drive buffer 11, the control circuit 12 for controlling the external output drive buffer 11, and the drive circuit 16 for driving the external output drive buffer 11. These circuits can be placed close to each other, and the connection time of each circuit can be created and configured with short signal lines, so that the delay time of each circuit can be shortened and the design of an external drive buffer circuit is easy. can do.
[0025]
Further, since each circuit can be configured by a wiring process using a basic cell in the internal region, the output drive buffer 11, the control circuit 12, and the drive circuit 16 are in the vicinity of the input / output cell 13 to be connected to an external device. The delay time of the external output driving buffer circuit can be easily estimated, and the design of the output buffer circuit can be facilitated.
[0026]
【The invention's effect】
As described above, according to the semiconductor integrated device of the present invention, since the external output driving buffer can be formed using the basic cell, there is an effect that the buffer can be created and configured by the master-slice method. .
[0027]
In addition, by using a basic cell, an external output driving buffer, a control circuit for controlling the external output driving buffer, and a driving circuit for driving the external output driving buffer are arranged close to each other, so that There is an effect that the delay time of the connected signal can be shortened and the design of the external drive buffer circuit becomes easy.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention.
FIG. 2 is a layout view showing an embodiment of the present invention.
FIG. 3 is a layout view of a conventional semiconductor memory device.
FIG. 4 is a circuit diagram of a conventional input / output cell.
[Explanation of symbols]
11. External output drive buffer 12. 12. Control circuit for controlling output drive buffer Input / output cell 14. 15. Basic cell constituting P-channel transistor 15. Basic cell constituting an N-channel transistor 16. Buffer circuit for driving output driving buffer Electrostatic protection diode 18. Pad terminal 19. Input buffer 20. Resistance 21. Internal region 22. Pre-placed macro cell 23. Basic cell regions 24, which are previously arranged in an array, 24. I / O cell area 25. A region between the internal region and the input / output cell region 30. Conventional input / output cell 31. Electrostatic protection circuit 32. External drive circuit 33. Control circuit 34. Input circuit

Claims

回路を構成するトランジスタを含む内部セルが配置される内部領域と、該内部領域の周辺部に外部との入出力をする入出力セル領域とを含む半導体集積装置において、外部に信号を出力する出力駆動用バッファが前記内部領域にある第１の内部セルと、第２の内部セルとからなり、前記出力駆動用バッファの出力を入力とし常時活性化されることのない回路素子からなる入出力セルが前記入出力セル領域に配設されてなり、該入出力セルを介して外部に前記信号を出力してなることを特徴とする半導体集積装置。In a semiconductor integrated device including an internal region in which an internal cell including a transistor constituting a circuit is arranged and an input / output cell region in the periphery of the internal region for inputting and outputting to the outside, an output for outputting a signal to the outside An input / output cell comprising a first internal cell and a second internal cell in which the drive buffer is located in the internal region, and comprising a circuit element which is not always activated with the output of the output drive buffer as an input. Is provided in the input / output cell region, and the signal is output to the outside through the input / output cell.

前記出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが前記第１および第２の内部セル配線により形成されて成り、該出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが、前記出力駆動用バッファの近傍に配置されて成ることを特徴とする請求項１記載の半導体集積装置。A control circuit for controlling the output driving buffer, and a driving circuit for driving the output driving buffer formed by the first and second internal cell lines; and a control circuit for controlling the output driving buffer; 2. The semiconductor integrated device according to claim 1, wherein a drive circuit for driving the output drive buffer is disposed in the vicinity of the output drive buffer.

前記出力駆動用バッファと、前記制御回路と、前記駆動回路とが、前記入出力セルの近傍に配設されてなることを特徴とする請求項１又は請求項２記載の半導体集積装置。 3. The semiconductor integrated device according to claim 1, wherein the output driving buffer, the control circuit, and the driving circuit are disposed in the vicinity of the input / output cell.

前記第１および第２の内部セルを直列又は並列に接続してなることを特徴とする請求項１又は請求項２記載の半導体集積装置。3. The semiconductor integrated device according to claim 1, wherein the first and second internal cells are connected in series or in parallel.