JPS61243546A - メモリアドレス回路 - Google Patents
メモリアドレス回路Info
- Publication number
- JPS61243546A JPS61243546A JP8582185A JP8582185A JPS61243546A JP S61243546 A JPS61243546 A JP S61243546A JP 8582185 A JP8582185 A JP 8582185A JP 8582185 A JP8582185 A JP 8582185A JP S61243546 A JPS61243546 A JP S61243546A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bank
- memory
- register
- specific
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリバンク構成を有するマイクロコンピュー
タに関し、特にメモリアドレス回路に関する。
タに関し、特にメモリアドレス回路に関する。
従来、この種のマイクロコンピュータは、メモリバンク
を記憶するバンク指定レジスタによってバンク指定を行
い、そのバンク内のアドレスを指定して、メモリからデ
ータの読出しやメモリへのデータの書込みを行う構成と
なっていた。
を記憶するバンク指定レジスタによってバンク指定を行
い、そのバンク内のアドレスを指定して、メモリからデ
ータの読出しやメモリへのデータの書込みを行う構成と
なっていた。
上述した従来のマイクロコンピュータは、メモリバンク
指定レジスタを書替えなければバンク指定を変更できな
いため、異なるバンク間でのデータ転送を行う場合には
、まず転送先のメモリのバンクを指定し、所定のアドレ
スを指定してデータの読出しを行い、アキュームレータ
等のレジスタに一時記憶し、次に転送先のメモリにバン
ク指定を変更し、所定のアドレスを指定して、記憶デー
タの書込みを行わなければならない。
指定レジスタを書替えなければバンク指定を変更できな
いため、異なるバンク間でのデータ転送を行う場合には
、まず転送先のメモリのバンクを指定し、所定のアドレ
スを指定してデータの読出しを行い、アキュームレータ
等のレジスタに一時記憶し、次に転送先のメモリにバン
ク指定を変更し、所定のアドレスを指定して、記憶デー
タの書込みを行わなければならない。
このように、従来のマイクロコンピュータはバンクの指
定を頻繁に変更しなければならないため、データ転送の
効率は極度に低下しており、特に、入出力回路をメモリ
空間にマツピングするメモリマツブトＩ１０方式の場合
は、データの入出力のスピードも低くおｙえられるとい
う欠点がある。
定を頻繁に変更しなければならないため、データ転送の
効率は極度に低下しており、特に、入出力回路をメモリ
空間にマツピングするメモリマツブトＩ１０方式の場合
は、データの入出力のスピードも低くおｙえられるとい
う欠点がある。
本発明は、データ転送を行なう特定バンクを予めレジス
タに保持しておき、かつ異なるバンク間でデータ転送を
行なう場合のアドレッシングモードを追加し、このモー
ドにすることによりアドレス指定の範囲に従ってメモリ
バンクを自動的に変更するようにしたものである。
タに保持しておき、かつ異なるバンク間でデータ転送を
行なう場合のアドレッシングモードを追加し、このモー
ドにすることによりアドレス指定の範囲に従ってメモリ
バンクを自動的に変更するようにしたものである。
すなわち、本発明のメモリアドレス回路は、バンク指定
レジスタと、第１および第２の特定バンクをそれぞれ記
憶する第１および第２の特定バンクレジスタと、アドレ
ッシングモードを記憶するアドレッシングモードフラグ
と、アドレス指定レジスタと、アドレス指定レジスタの
特定ビットの値をデコードし、アドレス指定レジスタで
指定されたアドレスが第１および第２のアドレス範囲の
いずれにあるかを示すデコード信号を出力するアドレス
デコーダと、バンク指定レジスタ、第１および第２の特
定バンクレジスタ、アドレッシングモードフラグの記憶
内容とアドレスデコーダからのデコード信号を入力し、
アドレッシングモードが第１のモードの場合にはバンク
指定レジスタに記憶されているメモリバンクを指定し、
アドレッシングモードが第２のモードの場合にはメモリ
アト１／スが第１のアドレス範囲であれば第１の特定バ
ンクを指定し、メモリアドレスが第２のアドレス範囲で
あれば第２の特定バンクを指定するバンク指定信号を出
力する選択回路を有する。
レジスタと、第１および第２の特定バンクをそれぞれ記
憶する第１および第２の特定バンクレジスタと、アドレ
ッシングモードを記憶するアドレッシングモードフラグ
と、アドレス指定レジスタと、アドレス指定レジスタの
特定ビットの値をデコードし、アドレス指定レジスタで
指定されたアドレスが第１および第２のアドレス範囲の
いずれにあるかを示すデコード信号を出力するアドレス
デコーダと、バンク指定レジスタ、第１および第２の特
定バンクレジスタ、アドレッシングモードフラグの記憶
内容とアドレスデコーダからのデコード信号を入力し、
アドレッシングモードが第１のモードの場合にはバンク
指定レジスタに記憶されているメモリバンクを指定し、
アドレッシングモードが第２のモードの場合にはメモリ
アト１／スが第１のアドレス範囲であれば第１の特定バ
ンクを指定し、メモリアドレスが第２のアドレス範囲で
あれば第２の特定バンクを指定するバンク指定信号を出
力する選択回路を有する。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるメモリアドレス回路の一実施例（
１６バンク構成のメモリをアドレスする）のブロック図
である。
１６バンク構成のメモリをアドレスする）のブロック図
である。
アドレス指定レジスタ１（８ビツト）はメモリバンク内
のアドレスを記憶し、アドレス信号ＡＯからＡ７を出力
する。アドレスデコーダ３は、アドレス信号へ〇とＡ７
を入力し、表−１に示すように、両者が共に°°１パの
時はデコード信号りとして” １ ”を出力し、それ以
外の時は０′°を出力するアンドゲートである。
のアドレスを記憶し、アドレス信号ＡＯからＡ７を出力
する。アドレスデコーダ３は、アドレス信号へ〇とＡ７
を入力し、表−１に示すように、両者が共に°°１パの
時はデコード信号りとして” １ ”を出力し、それ以
外の時は０′°を出力するアンドゲートである。
表−１
したがって、アドレス指定レジスタ１の記憶内容が００
８からＢＦＨまでの場合はデコード信号りは′Ｏ″で、
ＣｏＨからＦＦＨまでの場合はデコード信号りは°“１
″である。バンク指定レジスタ２（４ビツト）は、処理
するメモリバンクの値（Ｏから１５）を記憶する。アド
レッシングモードフラグ４（１ビツト）はメモリバンク
のアドレッシングモードを記憶し、モード信号Ｍを出力
する。第１ノ特定バンクレジスタ５（４ビツト）は、特
定値０（第１の特定バンク）を記憶する。＄２の特定バ
ンクレジスタ６（４ビツト）は特定値１５（第２の特定
バンク）を記憶する。選択回路７はバンク指定レジスタ
２と第１の特定バンクレジスタ５と第２の特定バンクレ
ジスタ６の記憶内容をデータ入力とし、デコード信号り
とモード信号Ｍを制御入力とし、表−２に示すように、
モード信号Ｍが“ｌ゛の時はデコード信号りによらず、
バンク指定レジスタ２の記憶データを選択し、モード信
号Ｍが“０１１で、デコード信号りが０″の時は第１の
特定レジスタ５の記憶内容゛Ｏ゛を選択し、モード信号
Ｍが“Ｏ°′で、デコード信号りが“１″の時は第２の
特定レジスタ６の記憶内容”１５”を選択し、メモリの
バンク指定を行うバンク指定信号Ｓを出力する。
８からＢＦＨまでの場合はデコード信号りは′Ｏ″で、
ＣｏＨからＦＦＨまでの場合はデコード信号りは°“１
″である。バンク指定レジスタ２（４ビツト）は、処理
するメモリバンクの値（Ｏから１５）を記憶する。アド
レッシングモードフラグ４（１ビツト）はメモリバンク
のアドレッシングモードを記憶し、モード信号Ｍを出力
する。第１ノ特定バンクレジスタ５（４ビツト）は、特
定値０（第１の特定バンク）を記憶する。＄２の特定バ
ンクレジスタ６（４ビツト）は特定値１５（第２の特定
バンク）を記憶する。選択回路７はバンク指定レジスタ
２と第１の特定バンクレジスタ５と第２の特定バンクレ
ジスタ６の記憶内容をデータ入力とし、デコード信号り
とモード信号Ｍを制御入力とし、表−２に示すように、
モード信号Ｍが“ｌ゛の時はデコード信号りによらず、
バンク指定レジスタ２の記憶データを選択し、モード信
号Ｍが“０１１で、デコード信号りが０″の時は第１の
特定レジスタ５の記憶内容゛Ｏ゛を選択し、モード信号
Ｍが“Ｏ°′で、デコード信号りが“１″の時は第２の
特定レジスタ６の記憶内容”１５”を選択し、メモリの
バンク指定を行うバンク指定信号Ｓを出力する。
表−２
次に本実施例の動作を説明する。
（１）モード信号Ｍが“ｌ″の場合。
この場合、デコード信号りによらず、常にバンク指定レ
ジスタ２の記憶データがバンク指定信号Ｓに選択される
ため、バンク指定レジスタ２の値によってバンクが指定
できる。
ジスタ２の記憶データがバンク指定信号Ｓに選択される
ため、バンク指定レジスタ２の値によってバンクが指定
できる。
第２図は、モード信号Ｍがｌ”の時にアドレス指定でき
る範囲を示したアドレスマツプである。このモードでは
、バンク指定レジスタ２に０．１．・・・、１５を設定
することにより任意のバンクの全アドレスがアドレス指
定可能で、従来のマイクロコンピュータはこのモードの
み有していた。
る範囲を示したアドレスマツプである。このモードでは
、バンク指定レジスタ２に０．１．・・・、１５を設定
することにより任意のバンクの全アドレスがアドレス指
定可能で、従来のマイクロコンピュータはこのモードの
み有していた。
（２）モード信号Ｍがｌ Ｏｌ′の場合。
この場合、デコード信号りによってバンク指定が変化し
、メモリアドレスがＯＯＨからＢＦ）Ｉである時はデコ
ード信号りが“０″であるため、第１の特定バンクであ
るバンクＯが指定される。また、メモリアドレスがＣＯ
ＨからＦＦＭである時は、デコード信号りが“１″であ
るため、第２の特定バンクであるバンク１５が指定され
る。
、メモリアドレスがＯＯＨからＢＦ）Ｉである時はデコ
ード信号りが“０″であるため、第１の特定バンクであ
るバンクＯが指定される。また、メモリアドレスがＣＯ
ＨからＦＦＭである時は、デコード信号りが“１″であ
るため、第２の特定バンクであるバンク１５が指定され
る。
第３図はこのモードにおいてアドレス指定できる範囲を
示したアドレスマツプである。このモードでは、バンク
指定レジスタ２を変更しなくてもアドレス指定の変更だ
けで、バンク０のＯＯｏ番地からＢＦ）１番地までと、
バンク１５のＣＯｎ番地からＦＦＭ番地までとを切換え
て指定することが可能である。したがって、入出カバー
ドウェアをパン ・り１５のＣｏｏ番地からＦＦＨ番地
までにマツピングしておけば、ＣＯｎ番地からＦＦＨ番
地を指定した時はバンク１５が指定され、ＯＯＨ番地か
らＢＦ）１番地を指定した時は自動的にバンクＯに指定
が切換わるため、バンク１５の入出カバードウェアとバ
ンクＯのメモリとの間でバンク指定を行うバンク指定レ
ジスタ２を書きかえること無しに連続的にしかも効率良
くデータ転送ができる。
示したアドレスマツプである。このモードでは、バンク
指定レジスタ２を変更しなくてもアドレス指定の変更だ
けで、バンク０のＯＯｏ番地からＢＦ）１番地までと、
バンク１５のＣＯｎ番地からＦＦＭ番地までとを切換え
て指定することが可能である。したがって、入出カバー
ドウェアをパン ・り１５のＣｏｏ番地からＦＦＨ番地
までにマツピングしておけば、ＣＯｎ番地からＦＦＨ番
地を指定した時はバンク１５が指定され、ＯＯＨ番地か
らＢＦ）１番地を指定した時は自動的にバンクＯに指定
が切換わるため、バンク１５の入出カバードウェアとバ
ンクＯのメモリとの間でバンク指定を行うバンク指定レ
ジスタ２を書きかえること無しに連続的にしかも効率良
くデータ転送ができる。
なお、本実施例においては、メモリバンクＯとメモリバ
ンク１５との間におけるデータ転送を例にしたが、第１
の特定バンクレジスタ５および第２の特定バンクレジス
タ６を命令によって書替えられるようにすれば、１６バ
ンク内の任意の２つのバンクの間で転送が可能となる。
ンク１５との間におけるデータ転送を例にしたが、第１
の特定バンクレジスタ５および第２の特定バンクレジス
タ６を命令によって書替えられるようにすれば、１６バ
ンク内の任意の２つのバンクの間で転送が可能となる。
また、本実施例においてはメモリアドレスの上位２ピツ
）ＡＳ、Ａ７をデコートシて、バンク１５の６４アドレ
スとバンク０の１９２アドレスに分割しているが、最上
位ビットＡ７のみをデコードし、バンク１５とバンクＯ
のおのおの１２８アドレスとすればアドレスデコーダ３
の省略をはかることもできる。さらに、本実施例におい
て、メモリアドレスを指定する方法は命令コードに含ま
れるイミーディエトデータによる直接アドレッシングお
よびデータポインタ等のレジスタに記憶しているデータ
による間接アドレッシングのいずれのアドレッシングで
も可能であるが、いずれか一方のアドレッシングで本実
施例のメモリアドレス指定方式を採用し、もう一方は従
来のメモリアドレス指定方式にしておいてもよい。
）ＡＳ、Ａ７をデコートシて、バンク１５の６４アドレ
スとバンク０の１９２アドレスに分割しているが、最上
位ビットＡ７のみをデコードし、バンク１５とバンクＯ
のおのおの１２８アドレスとすればアドレスデコーダ３
の省略をはかることもできる。さらに、本実施例におい
て、メモリアドレスを指定する方法は命令コードに含ま
れるイミーディエトデータによる直接アドレッシングお
よびデータポインタ等のレジスタに記憶しているデータ
による間接アドレッシングのいずれのアドレッシングで
も可能であるが、いずれか一方のアドレッシングで本実
施例のメモリアドレス指定方式を採用し、もう一方は従
来のメモリアドレス指定方式にしておいてもよい。
以上説明したように本発明は、アドレス指定の範囲に従
ってメモリバンクを自動的に変更するアドレッシングモ
ニ￥を追加することにより、メモリバンクを指定するバ
ンク指定レジスタをいちいち変更することなく異なるメ
モリバンク間で効率的にデータ転送ができる効果がある
。
ってメモリバンクを自動的に変更するアドレッシングモ
ニ￥を追加することにより、メモリバンクを指定するバ
ンク指定レジスタをいちいち変更することなく異なるメ
モリバンク間で効率的にデータ転送ができる効果がある
。
第１図は本発明によるメモリアドレス回路の一実施例の
ブロック図、第２図、第３図はアドレスマツプである。 １・・・アドレス指定レジスタ、 ２・・・バンク指定レジスタ、 ３・・・アドレスデコーダ、 ４・・・アドレッシングモードフラグ、５・・・第１の
特定バンクレジスタ、 ６・・・第２の特定バンクレジスタ、 ７・・・選択回路、 ＡＯ〜Ａ７・・・アドレス信号、 Ｄ・・・デコード信号、 Ｍ・・・モード信号、 Ｓ・・・バンク指定信号。 特許出願人 日本電気株式会社 Ｑ Ｓ へ へ 〆シー
ブロック図、第２図、第３図はアドレスマツプである。 １・・・アドレス指定レジスタ、 ２・・・バンク指定レジスタ、 ３・・・アドレスデコーダ、 ４・・・アドレッシングモードフラグ、５・・・第１の
特定バンクレジスタ、 ６・・・第２の特定バンクレジスタ、 ７・・・選択回路、 ＡＯ〜Ａ７・・・アドレス信号、 Ｄ・・・デコード信号、 Ｍ・・・モード信号、 Ｓ・・・バンク指定信号。 特許出願人 日本電気株式会社 Ｑ Ｓ へ へ 〆シー
Claims (1)
- 【特許請求の範囲】 メモリバンク構成を有するマイクロコンピュータにおい
て、 バンク指定レジスタと、第１および第２の特定バンクを
それぞれ記憶する第１および第２の特定バンクレジスタ
と、アドレッシングモードを記憶するアドレッシングモ
ードフラグと、アドレス指定レジスタと、アドレス指定
レジスタの特定ビットの値をデコードし、アドレス指定
レジスタで指定されたアドレスが第１および第２のアド
レス範囲のいずれにあるかを示すデコード信号を出力す
るアドレスデコーダと、バンク指定レジスタ、第１およ
び第２の特定バンクレジスタ、アドレッシングモードフ
ラグの記憶内容とアドレスデコーダからのデコード信号
を入力し、アドレッシングモードが第１のモードの場合
にはバンク指定レジスタに記憶されているメモリバンク
を指定し、アドレッシングモードが第２のモードの場合
にはメモリアドレスが第１のアドレス範囲であれば第１
の特定バンクを指定し、メモリアドレスが第２のアドレ
ス範囲であれば第２の特定バンクを指定するバンク指定
信号を出力する選択回路を有するメモリアドレス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085821A JPH0731636B2 (ja) | 1985-04-22 | 1985-04-22 | メモリアドレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085821A JPH0731636B2 (ja) | 1985-04-22 | 1985-04-22 | メモリアドレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243546A true JPS61243546A (ja) | 1986-10-29 |
| JPH0731636B2 JPH0731636B2 (ja) | 1995-04-10 |
Family
ID=13869518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085821A Expired - Lifetime JPH0731636B2 (ja) | 1985-04-22 | 1985-04-22 | メモリアドレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731636B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119456A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | セグメンテイシヨンされたメモリのアクセス方式 |
| JPS59225466A (ja) * | 1983-06-06 | 1984-12-18 | Ricoh Co Ltd | メモリアドレス制御方式 |
-
1985
- 1985-04-22 JP JP60085821A patent/JPH0731636B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119456A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | セグメンテイシヨンされたメモリのアクセス方式 |
| JPS59225466A (ja) * | 1983-06-06 | 1984-12-18 | Ricoh Co Ltd | メモリアドレス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731636B2 (ja) | 1995-04-10 |
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