JPS61243377A - Analog lsi tester - Google Patents

Abstract

PURPOSE:To enable self-diagnosis at a fail memory, section, simply by adding an input buffer, an input latch control register, a hardware of a gate and a software related thereto. CONSTITUTION:A data of a bus 60 is latched with an input latch control 56, the output (c) of which is set at 1. The ongoing self-diagnosis signal (c) is always 1 and an input latch 51 will latch no input signal. Under such a condition, the next step begins. Judgment is made as follows: (1) if the memory data is 1 when the output 1d of a mask register 54 is all turned to 0, the gate, the input buffer or the latch in the input route is abnormal; (2) if the memory data is 1 when the output of the register 54 is all turned to 0 and the gate output is bought into a memory, the gate in the input route is abnormal; and (3) if the memory data is 0 when the output of the register 54 is all turned to 1 and the output (d) of the register 56 is set 1 to memorize the gate output, the gate or the input buffer in the input route is abnormal.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログＬＳＩ試験装置に関し、詳しくは、測
定データと期待値との比較結果を取込み各種の判定を行
うフェイルメモリの自己診断機能に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an analog LSI testing device, and more particularly to a self-diagnosis function of a fail memory that takes in the results of comparison between measured data and expected values and makes various determinations.

（従来の技術） 従来より、アナログＬＳＩ等のｒｃ＜ａ下被試験デバイ
スという）にパターン信号を与えて、その応答出力信号
と期待値とを比較し、その不一致を検出して被試験デバ
イスの良否を検出するアナログＬＳＩ試験装置がある。(Prior art) Conventionally, a pattern signal is given to a device under test such as an analog LSI (referred to as a device under test under rc<a), the response output signal is compared with an expected value, and a discrepancy is detected to test the device under test. There is an analog LSI test device that detects pass/fail.

第３図はこのような試験装置の一例を示す構成図である
。図において、パターンメモリ１０より発生したパター
ン信号はフォーマツタ２０で所定の出力形式に変えられ
、ドライバとコンパレータより構成されるドライバ・コ
ンパレータ回路３０を経由して被試験デバイス４０に加
えられる。これにより生ずる被試験デバイス４０の応答
出力はドライバ・コンパレータ回路３０のコンパレータ
に入力される。応答出力が所定の範囲内にあれば一応正
常なデータとしてフォーマツタ２０に導かれ、ここでデ
ータ形式を変換した後期待値との比較を行い、その比較
結果をフェイルメモリ５０に格納する。基準値はパター
ンメモリ１０に蓄えられており、出力したパターンデー
タに関連した基準値がそれぞれ出力されるようになって
いる。フェイルメモリ５０は、測定データが基準値に一
致しない不一致の比較結果が検出されるごとに不良を表
わすデータを記憶すると共に、そのときに発生したパタ
ーンデータ及びそのパターンデータを格納しているアド
レス等を併せて記憶するようになっている。従って、こ
のフェイルメモリ５０の内容を読出すことにより、不良
アドレスとそのとき出力したパターンデータ等を知るこ
とができる。FIG. 3 is a block diagram showing an example of such a test device. In the figure, a pattern signal generated from a pattern memory 10 is converted into a predetermined output format by a formatter 20, and is applied to a device under test 40 via a driver/comparator circuit 30 composed of a driver and a comparator. The resulting response output of the device under test 40 is input to the comparator of the driver/comparator circuit 30. If the response output is within a predetermined range, it is passed to the formatter 20 as normal data, where the data format is converted and then compared with an expected value, and the comparison result is stored in the fail memory 50. The reference values are stored in the pattern memory 10, and each reference value related to the output pattern data is output. The fail memory 50 stores data indicating a failure each time a mismatched comparison result in which the measured data does not match the reference value is detected, and also stores data such as pattern data generated at that time and an address storing the pattern data. are stored together. Therefore, by reading the contents of the fail memory 50, it is possible to know the defective address and the pattern data output at that time.

この様な装置において、内部の自己診断を行う場合、Φ
〜■のデータの流れの中で、イル二のループを作って、
それぞれのレベルの折返し試験を行うことができる。こ
れにより、内部回路素子の故障やケーブルの断線等につ
いて検査することができる。When performing internal self-diagnosis in such equipment, Φ
In the data flow of ~■, create a loop of 2,
You can take a repeat exam for each level. This makes it possible to check for failures in internal circuit elements, cable breaks, and the like.

（発明が解決しようとする問題点） しかしながら、ここでイのループで自己診断を行う場合
、試験時と同じ状態（ケーブルのつなぎ換えを行わない
）で診断を行うと、フェイルメモリ内にデータセレクタ
等の回路を付加しなければならず、回路が大きくなると
いう問題があった。(Problem to be solved by the invention) However, when performing self-diagnosis using the loop described in A, if the diagnosis is performed under the same conditions as during the test (without changing the cables), the data selector will be stored in the fail memory. It is necessary to add circuits such as the following, which poses a problem of increasing the size of the circuit.

本発明の目的は、この様な点に鑑み、ケーブルのつなぎ
換えを行わずにフェイルメモリの各機能の自己診断を安
価な回路構成で容易に行うことができるようにした診断
機能を有するアナログＬＳＩ試験装置を提供することに
ある。In view of these points, an object of the present invention is to provide an analog LSI with a diagnostic function that allows self-diagnosis of each function of a fail memory to be easily performed with an inexpensive circuit configuration without changing cables. The purpose is to provide testing equipment.

この様な目的を達成するために本発明では、測定データ
と基準値との比較結果がラッチされる入力ラッチの各２
億出力を受け、外部信号により出力状態が制御されるよ
うに構成された複数個のバッファから成る入力バッファ
と、 この人力バッファからの各出力とマスクレジスタの各出
力との論理積をとり、これを良否判別用のデータを格納
するフェイルカウント回路に与える複数個のゲートと、 前記入力バッファを制御する信号を発生すると共に前記
入力ラッチのラッチ及び出力状態を制御する信号を発生
する手段と、 を具備し、前記マスクレジスタ及び前記手段の出力信号
により、入力ラッチ、入力バッファないしゲートの出力
を任意に制御し、それぞれに得られるデータによりフェ
イルメモリ部分の回路の異常を検出することができるよ
うにしたことを特徴とする。In order to achieve such an objective, the present invention provides two input latches for latching the comparison results between measurement data and a reference value.
An input buffer consisting of a plurality of buffers configured to receive 10 million outputs and whose output state is controlled by an external signal, and each output from this manual buffer and each output of the mask register are ANDed together. a plurality of gates that supply a fail count circuit that stores data for determining pass/fail, and means that generates a signal that controls the input buffer and also controls the latch and output state of the input latch. The output signal of the mask register and the means can arbitrarily control the output of the input latch, input buffer or gate, and the abnormality of the circuit of the fail memory portion can be detected by the data obtained from each. It is characterized by what it did.

（実施例） 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るアナログＬＳＩ試り装置において、本発明の
特徴とするデータ取込み部分の回路の一実施例を示す構
成図である。図において、５１は比較結果をラッチする
入力ラッチ、５２は入力バッファで、入力ラッチの各出
力を別々に受ける複数のバッファで構成されている。各
バッファの出力はゲート５３＋　、５３２　、　　・・
・５３ｎに加えられる。他方、ゲート５３＋　、５３２
　、　　・・・５３ｎにはマスクレジスタ５４の出力が
入力されている。(Example) The present invention will be described in detail below using the drawings. FIG. 1 is a block diagram showing an embodiment of a circuit of a data acquisition portion, which is a feature of the present invention, in an analog LSI testing device according to the present invention. In the figure, 51 is an input latch that latches the comparison result, and 52 is an input buffer, which is composed of a plurality of buffers that separately receive the outputs of the input latches. The output of each buffer is gate 53+, 532, .
・Added to 53n. On the other hand, gates 53+, 532
, . . . 53n receives the output of the mask register 54.

マスクレジスタ５４は、ゲート通過を制御するための信
号を発生する。このマスクレジスタ５４は、通常のデバ
ッグ時には、被測定デバイスのテストプログラムが完全
でないときに、あるチャンネルのみのパスフェイルを見
るために他のチャンネルを総べてマスクしてパスフェイ
ル判定には関係しないようにするための制御信号を発生
するようになっている。Mask register 54 generates a signal for controlling gate passage. During normal debugging, when the test program of the device under test is not complete, this mask register 54 masks all other channels in order to see the pass/fail of only a certain channel and is not involved in pass/fail judgment. It is designed to generate a control signal to make this happen.

５５はゲートを通過したデータを記憶するメモリの他に
、レジスタあるいは各ゲートのオアをとった結果をラッ
チするレジスタ、結果によりカウンタを動かすフェイル
カウンタであったりするフェイルカウント回路である。55 is a fail count circuit which includes a memory for storing data passed through the gates, a register or a register for latching the result of ORing each gate, and a fail counter for operating a counter according to the result.

記憶されたデータはフェイル判定レジスタあるいは各種
カウンタの条件要素となる。The stored data becomes a condition element for a fail judgment register or various counters.

５６は入力ラッチコントロールレジスタで、データバス
６０の内の２ビツトを取出してラッチする。このラッチ
した一方の出力Ｃは入力ラッチ５１に与えられ、信号Ｃ
が“１″のときには入力ラッチ５１をクリアする。また
、ラッチした他方の出力ｄは入力バッファ５２に与えら
れ、信号ｄが１′のときには各バッファをディセーブル
とし、その各出力を総べて１とする。Reference numeral 56 denotes an input latch control register which takes out and latches two bits from the data bus 60. One of the latched outputs C is given to the input latch 51, and the signal C
When is "1", the input latch 51 is cleared. Further, the other latched output d is given to the input buffer 52, and when the signal d is 1', each buffer is disabled and each output is set to 1 in total.

５７はゲートで、ラッチ５６の出力Ｃとデータ取込みク
ロックＣＬＫとの論理積を得るもので、その出力６は入
力ラッチ５１に与えられている。Reference numeral 57 denotes a gate that obtains the AND of the output C of the latch 56 and the data capture clock CLK, and its output 6 is given to the input latch 51.

自己診断動作のときは、前記信号Ｃを１″として、入力
ラッチが入力ａを取込まないようにしている。During the self-diagnosis operation, the signal C is set to 1'' to prevent the input latch from receiving input a.

この様な構成にお番プる動作を第２図の試験手順の一例
を示す図を参照して次に説明する。The operation of operating this configuration will now be described with reference to FIG. 2, which shows an example of a test procedure.

１）まず、通常のＬＳＩ試験状態での動作について説明
する。測定データと期待値データとの比較値ａがデータ
取込みクロックＣＬＫにより入力ラッチ５１にラッチさ
れる。なお、通常のＬＳＩ試験状態のときは、入力ラッ
チコントロールレジスタ５６の出力Ｃは“ＯＩＴとなっ
ている。1) First, the operation in a normal LSI test state will be explained. A comparison value a between the measured data and the expected value data is latched into the input latch 51 by the data capture clock CLK. Note that in the normal LSI test state, the output C of the input latch control register 56 is "OIT".

入力ラッチ５１にラッチされたデータは入力バッファ５
２を経由し、ゲート５３１〜５３ｎでマスクレジスタ５
４の出力とアンド（論理積）された後、フェイルカウン
ト回路５５に入力される。The data latched in the input latch 51 is transferred to the input buffer 5
2, and the mask register 5 at gates 531 to 53n.
After being ANDed with the output of 4, it is input to the fail count circuit 55.

このデータは被試験デバイスの機能の良否判別に供され
る。This data is used to determine whether the functionality of the device under test is good or bad.

２）次に自己診断の場合の動作を次に述べる。2) Next, the operation in the case of self-diagnosis will be described below.

入力ラッチコントロールレジスタ５６には、バス６０よ
り与えられるデータがラッチされ、そのの出力Ｃが“１
″にセットされる。自己診断生信号Ｃは常に′１′°で
あり、入力ラッチ５１は入力信号をラッチしないように
している。この状態で次のような段階を踏む。The input latch control register 56 latches data applied from the bus 60, and its output C becomes “1”.
The self-diagnosis raw signal C is always '1' and the input latch 51 does not latch the input signal. In this state, the following steps are performed.

■　マスクレジスタ５４の出力を総べて“１″にしてお
くと共にデータバス６０よりレジスタ５６に０″の信号
を与えて出力信＠ｄを０″にする。これにより入力バッ
フ？５２は入力ラッチ５１の出力（総べて“Ｏ”となっ
ている）を受けてそのままゲートに与える。マスクレジ
スタ５４の出力が総べて１′であるため、フェイルカウ
ント回路５５には入力ラッチの出力“０″が記憶される
。記憶データが″“ＯＩＩであることを確認する。(2) All outputs of the mask register 54 are set to "1", and a signal of 0" is given to the register 56 from the data bus 60 to set the output signal @d to 0". Is this an input buffer? 52 receives the output of the input latch 51 (all of which are "O") and supplies it to the gate as it is. Since all the outputs of the mask register 54 are 1', the output of the input latch "0" is stored in the fail count circuit 55. Confirm that the stored data is ""OII.

記憶したデータが“１″であれば、そのデータの入力径
路中のゲート、入力バッファないし入力ラッチに異常が
あることになる。If the stored data is "1", this means that there is an abnormality in the gate, input buffer, or input latch in the input path of the data.

■　マスクレジスタ５４の出力を総べて０゛′にした状
態でゲートの出力をメモリに取込む。記憶データが０′
°であることを確ｉｉ２！する。取込んだデータが“１
″であれば、そのデータの入力径路中のゲートに異常が
ある。■ Load the output of the gate into the memory with all outputs of the mask register 54 set to 0'. Memory data is 0'
Make sure that ii2! do. The imported data is “1”
'', there is an abnormality in the gate in the data input path.

■　マスクレジスタ５４の出力を総べて“１″にすると
共にレジスタ５６の出）Ｅｄを゛１パにして、このとき
のゲート出力をフェイルカウント回路５５に記憶する。(2) All the outputs of the mask register 54 are set to "1" and the output ()Ed of the register 56 is set to 1, and the gate output at this time is stored in the fail count circuit 55.

記憶データが′１′′であることを確認する。データが
０″のときはその入力径路中のゲート、入力バッフ１に
異常があることになる。Confirm that the stored data is '1''. When the data is 0'', it means that there is an abnormality in the gate or input buffer 1 in the input path.

この様な検査により不良箇所を検出することができる。Through such inspection, defective locations can be detected.

例えば、■の試験で異常データがあったとき、ゲート、
入力バッファ。入力ラッチのいずれに異常があるのか判
別できないが、■の試験によりゲートのみのチェックが
でき、ゲートに異常がなければ、更に■と■の試験結果
を併せて判断することにより入力バッファ５２の異常か
、入力ラッチ５１の異常かを判別することができる。For example, when there is abnormal data in the test of ■, the gate,
input buffer. Although it cannot be determined which of the input latches has an abnormality, it is possible to check only the gate by the test in (■), and if there is no abnormality in the gate, it can be determined that the input buffer 52 is abnormal by determining the test results in (■) and (3) together. It can be determined whether the input latch 51 is abnormal or not.

なお、フェイルカウント回路５５がゲート５３１〜５３
ｎのオア信号をラッチするレジスタである場合には、マ
スクレジスタ５４により、１チヤンネルずつゲートを開
いては上記■〜■の試験を行うことにより同様に不良及
び不良箇所を検出することができる。Note that the fail count circuit 55 is connected to the gates 531 to 53.
In the case of a register that latches an OR signal of n, defects and defective locations can be detected in the same manner by opening the gates of each channel using the mask register 54 and performing the tests (1) to (2) above.

以上説明したように、本発明によれば、従来の装置に対
し、入力バッフ？、入力ラッチコントロールレジスタお
よびゲートのハードウェアと、これに関連するソフトウ
ェアの追加のみで、スタティックではあるがフェイルメ
モリ部分の自己診断を行うことができる。As explained above, according to the present invention, compared to the conventional device, the input buffer? By simply adding the hardware of the input latch control register and gate, and the related software, self-diagnosis of the fail memory portion can be performed, albeit statically.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係るアナログＬＳＩ試験装置のデータ
取込み部分に関する回路の一実施例を示す構成図、第２
図は試験手順の一例を示す図、第３図は従来のアナログ
ＬＳＩ試験装置の一例を示す構成図である。 ５０・・・フェイルメモリ、５１・・・入力ラッチ、５
２・・・入力バッファ、５３１〜５３ｎ・・・ゲート、
５４・・・マスクレジスタ、５５・・・フェイルカウン
ト回路、５６・・・入力ラッチコントロールレジスタ、
５７・・・ゲート。 第１図 【Ｌ 第２図FIG. 1 is a configuration diagram showing one embodiment of a circuit related to a data acquisition part of an analog LSI test device according to the present invention, and FIG.
The figure shows an example of a test procedure, and FIG. 3 is a block diagram showing an example of a conventional analog LSI test device. 50...Fail memory, 51...Input latch, 5
2...Input buffer, 531-53n...Gate,
54... Mask register, 55... Fail count circuit, 56... Input latch control register,
57...Gate. Figure 1 [L Figure 2

Claims (1)

【特許請求の範囲】 被試験デバイスにパターン信号を加え、その応答出力を
フェイルメモリに取込んで、被試験デバイスの機能の良
否を判定することができるように構成されたアナログＬ
ＳＩ試験装置において、測定データと基準値との比較結
果がラッチされる入力ラッチの各２値出力を受け、外部
信号により出力状態が制御されるように構成された複数
個のバッファから成る入力バッファと、 この入力バッファからの各出力とマスクレジスタの各出
力との論理積をとり、これを良否判別用のデータを格納
するフェイルカウント回路に与える複数個のゲートと、 前記入力バッファを制御する信号を発生すると共に前記
入力ラッチのラッチ及び出力状態を制御する信号を発生
する手段と、 を具備し、前記マスクレジスタ及び前記手段の出力信号
により、入力ラッチ、入力バッファないしゲートの出力
を任意に制御し、それぞれに得られるデータによりフェ
イルメモリ部分の回路の異常を検出することができるよ
うにしたことを特徴とするアナログＬＳＩ試験装置。[Claims] An analog L configured to apply a pattern signal to a device under test, capture the response output into a fail memory, and determine whether the function of the device under test is good or bad.
In SI test equipment, an input buffer consists of a plurality of buffers configured to receive each binary output of an input latch that latches the comparison result between measured data and a reference value, and whose output state is controlled by an external signal. a plurality of gates that perform a logical product of each output from the input buffer and each output of the mask register and apply this to a fail count circuit that stores data for pass/fail determination; and a signal that controls the input buffer. and means for generating a signal for controlling the latch and output state of the input latch, and arbitrarily controlling the output of the input latch, input buffer, or gate by the output signal of the mask register and the means. An analog LSI testing device characterized in that an abnormality in a circuit in a fail memory portion can be detected based on the data obtained from each.