JPS61242170A - Signal processor - Google Patents
Signal processorInfo
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- JPS61242170A JPS61242170A JP60082505A JP8250585A JPS61242170A JP S61242170 A JPS61242170 A JP S61242170A JP 60082505 A JP60082505 A JP 60082505A JP 8250585 A JP8250585 A JP 8250585A JP S61242170 A JPS61242170 A JP S61242170A
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- JP
- Japan
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- peak value
- level
- noise
- potential side
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- Facsimile Image Signal Circuits (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
Description
【発明の詳細な説明】
［技術分野］
この発明は、信号処理技術さらにはイメージセンサから
出力される信号の処理に適用して特に有効な技術に関し
、例えばファクシミリにおける画像信号の処理装置に利
用して有効な技術に関する。[Detailed Description of the Invention] [Technical Field] The present invention relates to a signal processing technology and a technology that is particularly effective when applied to the processing of signals output from an image sensor. related to effective techniques.
［背景技術］
ファクシミリにおいては、一般に原稿読取部における光
学系のレンズや光源のムラ等によって。[Background Art] In facsimiles, this is generally caused by unevenness in the optical system lens or light source in the document reading section.
原稿走査方向に沿ってＣＯＤ等のイメージセンサからの
画像信号（アナログビデオ信号）に、第３図（Ａ）に示
すようないわゆるシェーディング歪が生じてしまう、つ
まり、イメージセンサによって白紙の原稿を走査した場
合でも、センサの画像信号のレベルが原稿の両端部にお
いて中央部分よりも低下してしまうという現象が生じる
。So-called shading distortion as shown in Figure 3 (A) occurs in the image signal (analog video signal) from an image sensor such as COD along the document scanning direction.In other words, when a blank document is scanned by the image sensor, Even in this case, a phenomenon occurs in which the level of the image signal of the sensor is lower at both ends of the document than at the center.
このシェーディング歪をそのままにして、原稿の読取り
を行なうと、原稿の両端部で感度が低下し、読取りミス
が発生する。If the original is read with this shading distortion as it is, the sensitivity will decrease at both ends of the original, resulting in reading errors.
そこで、シェーディング歪による影響をなくすため、第
３図（Ａ）に破線イで示すごとく１画像信号を平坦化し
たり、あるいは同図に鎖線口で示すごとく、シェーディ
ング歪に合わせてスライスレベル（２値化のためのしき
い値レベル）を補正するなどの方法が提案されている。Therefore, in order to eliminate the influence of shading distortion, one image signal is flattened as shown by the broken line A in Figure 3 (A), or the slice level (binary Methods have been proposed, such as correcting the threshold level for
なお、シェーディング歪対策に関する発明としては、例
えば特願昭５７−２４４４２号がある。An example of an invention related to countermeasures against shading distortion is Japanese Patent Application No. 57-24442.
ところで、イメージセンサより得られる画像信号の欠陥
は、上記シェーディング歪のみでなく、例えばイメージ
センサの傷やセンサに付着したゴミあるいは原稿の汚れ
等により、第３図（Ａ）に符号ｎで示すごとく、白電位
側に雑音が乗ることがある。また、イメージセンサ内部
でのリークや読取り部での漏れ光などにより、黒電位側
に雑音が乗ることもある。By the way, defects in the image signal obtained from the image sensor are caused not only by the above-mentioned shading distortion, but also by scratches on the image sensor, dust attached to the sensor, dirt on the original, etc., as shown by the symbol n in FIG. 3(A). , noise may appear on the white potential side. Further, noise may be added to the black potential side due to leakage inside the image sensor or light leakage from the reading section.
このような雑音を拾ってしまうと、良好な画質が得られ
ないという問題点がある。If such noise is picked up, there is a problem that good image quality cannot be obtained.
［発明の目的］
この発明の目的は、ファクシミリのような信号処理装置
において、画像信号に乗った雑音を除去して良好な画質
を得ることができるような信号処理技術を提供すること
にある。[Object of the Invention] An object of the present invention is to provide a signal processing technique that can remove noise on an image signal and obtain good image quality in a signal processing device such as a facsimile.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Summary of the Invention] Representative inventions disclosed in this application will be summarized as follows.
すなわち、イメージセンサの傷や付着したゴミ等による
雑音は比較的レベルが小さいことに着目して１画像信号
の白電位側の上限と黒電位側の下限をそれぞれ上記雑音
を隠してしまう程度に圧縮し、この圧縮された電圧を基
準にしてスライスレベル（検出レベル）を決定すること
によって、白電位側の雑音および黒電位側の雑音の影響
を受けない良好な画質が得られるようにするという上記
目的を達成するものである。In other words, focusing on the fact that the level of noise caused by scratches on the image sensor, adhering dust, etc. is relatively small, the upper limit on the white potential side and the lower limit on the black potential side of one image signal are compressed to the extent that the noise is hidden. However, by determining the slice level (detection level) based on this compressed voltage, it is possible to obtain good image quality that is not affected by noise on the white potential side and noise on the black potential side. It accomplishes its purpose.
［実施例］
第１図には、本発明をファクシミリにおけるイメージセ
ンサから送られて来る画像信号を処理する信号処理回路
に適用した場合の一実施例が示されている。[Embodiment] FIG. 1 shows an embodiment in which the present invention is applied to a signal processing circuit that processes an image signal sent from an image sensor in a facsimile.
図中、鎖線りで囲まれた各回路ブロックは、特に制限さ
れないが、単結晶シリコン基板のような一個の半導体チ
ップ上において形成される。In the figure, each circuit block surrounded by a chain line is formed on one semiconductor chip such as a single crystal silicon substrate, although this is not particularly limited.
信号処理回路り内にはタイミング発生回路１が設けられ
ており、このタイミング発生回路ｌからチップ外部へ出
力されるクロック信号ＧＫによって、ＣＯＤ （チャー
ジ・カップルド・デバイス）のようなイメージセンサ２
０が駆動される。そして、このイメージセンサ２０から
出力されるシリアルな画像信号は、タイミング発生回路
１から出力される上記クロック信号ＧＫに同期したサン
プリング信号φ８によって駆動されるサンプル・ホール
ド回路２に取り込まれる。A timing generation circuit 1 is provided in the signal processing circuit, and an image sensor 2 such as a COD (charge coupled device) is generated by a clock signal GK output from the timing generation circuit 1 to the outside of the chip.
0 is driven. The serial image signal outputted from the image sensor 20 is taken into a sample/hold circuit 2 driven by a sampling signal φ8 synchronized with the clock signal GK outputted from the timing generation circuit 1.
サンプル・ホールド回路２に取り込まれた画像信号は、
ピーク値検出回路３や７ビツトＡ／Ｄ。The image signal taken into the sample/hold circuit 2 is
Peak value detection circuit 3 and 7-bit A/D.
Ｄ／Ａ変換回路４およびレベル検出回路５に供給される
ようになっている。The signal is supplied to a D/A conversion circuit 4 and a level detection circuit 5.
このうち、ピーク値検出回路３は、シェーディング歪を
有する画像信号のピーク値を検出し、それをＡ／Ｄ変換
してピーク値レジスタ６に保持させるとともに、ピーク
値し、ジスタロに保持されたピーク値をＤ／Ａ変換して
ピーク値電圧Ｖｐｋを形成し、上記７ビツトＡ／Ｄ、Ｄ
／Ａ変換回路４へ供給する。Among these, the peak value detection circuit 3 detects the peak value of the image signal having shading distortion, A/D converts it, stores it in the peak value register 6, converts it into a peak value, and outputs the peak value held in the distal The value is D/A converted to form the peak value voltage Vpk, and the 7-bit A/D, D
/A conversion circuit 4.
７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４は、白紙原稿を読み
取ったときの１行分の画像信号ａを逐時Ａ／Ｄ変換し、
デルタ変復調回路８に供給する。The 7-bit A/D and D/A conversion circuit 4 sequentially A/D converts the image signal a for one line when reading a blank original.
The signal is supplied to the delta modulation/demodulation circuit 8.
デルタ変復調回路８は、その画像信号ａと初期値レジス
タ７内の初期値との差分を求めて、それをＲＡＭ （ラ
ンダム・アクセス・メモリ）９内に格納する。これによ
って、シェーディング歪に対応した情報がＲＡＭｌ０内
に格納される。The delta modulation/demodulation circuit 8 calculates the difference between the image signal a and the initial value in the initial value register 7 and stores it in a RAM (random access memory) 9. As a result, information corresponding to shading distortion is stored in RAM10.
７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４は、画像伝送時にこ
のＲＡＭｌ０内の情報を読み出してデルタ変復調回路８
で復調した信号と初期値とから、８電圧側のシェーディ
ング波形すなわちスライスレベルの最大値Ｖ８Ｈを再生
し、出力する。The 7-bit A/D, D/A conversion circuit 4 reads out the information in the RAM 10 during image transmission and transmits it to the delta modulation/demodulation circuit 8.
From the demodulated signal and the initial value, the shading waveform on the 8 voltage side, that is, the maximum slice level value V8H is reproduced and output.
レベル検出回路５は、内部に例えば１６個のコンパレー
タを有し、上記７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４から
供給される白電位側のシェーディング波形ＶｓＨと、４
ビットＤ／Ａ変換回路９から供給される黒電位側のシェ
ーディング波形すなわちスライスレベルの最小値Ｖ ｓ
Ｌとの電位差を。The level detection circuit 5 has, for example, 16 comparators inside, and the shading waveform VsH on the white potential side supplied from the 7-bit A/D, D/A conversion circuit 4,
The minimum value V s of the shading waveform on the black potential side supplied from the bit D/A conversion circuit 9, that is, the slice level
The potential difference with L.
内部の抵抗ラダーによって分割して１６段階のスライス
レベルを形成し、上記各コンパレータに供給する。これ
によって、各スライスレベルはシェーディング波形に従
って変化され、そのとき入力されている画像信号ａのレ
ベルを検出する。It is divided by an internal resistance ladder to form 16 slice levels and supplied to each of the comparators. As a result, each slice level is changed according to the shading waveform, and the level of the image signal a being input at that time is detected.
上記４ビットＤ／Ａ変換回路９は、レベル設定レジスタ
１１の設定値に応じて、複数段階のレベルを形成し、出
力するようにされている。しかも。The 4-bit D/A conversion circuit 9 is configured to form and output a plurality of levels according to the setting value of the level setting register 11. Moreover.
各レベルは、前記７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４か
ら供給される白電位側のシェーディング波形Ｖ８Ｈに基
づいて、これを分割することにより形成されるようにな
っている。そのため、４ビットＤ／Ａ変換回路９から上
記レベル検出回路５へ供給されるスライスレベルの最小
値ＶｓＬ、は、シェーディング歪に対応してダイナミッ
クに変化される。。Each level is formed by dividing the white potential side shading waveform V8H supplied from the 7-bit A/D, D/A conversion circuit 4. Therefore, the minimum value VsL of the slice level supplied from the 4-bit D/A conversion circuit 9 to the level detection circuit 5 is dynamically changed in accordance with the shading distortion. .
上記レベル設定レジスタ１１は、前記ピーク値レジスタ
６および初期値レジスタ７と同様に、内部バス１７を介
して外部より設定できるようにされている。The level setting register 11, like the peak value register 6 and the initial value register 7, can be set externally via the internal bus 17.
レベル検出回路５内の各コンパレータの出力は。The output of each comparator in the level detection circuit 5 is as follows.
並列に出力されてバイナリ・エンコーダ１２とデマルチ
プレクサ１３に供給される。バイナリ・エンコーダ１２
に供給されたコンパレータの出力は。The signals are output in parallel and supplied to the binary encoder 12 and demultiplexer 13. Binary encoder 12
The output of the comparator fed to is.
ここで４ビツトのバイナリ信号に符号化されて、送信部
１５へ供給され、変調されてから外部の伝送路へ出力さ
れる。Here, it is encoded into a 4-bit binary signal, supplied to the transmitter 15, modulated, and output to an external transmission path.
デマルチプレクサ１３では、内部バス１７を介して２値
化レジスタ１４に設定された内容に応じて、上記レベル
検出回路５から供給される各コンパレータの出力のうち
一つを選択的に送信部１５へ送る。つまり、２値化レジ
スタ１４の設定値を変えることによって、任意のスライ
スレベルにより２値化された信号を送出することかでき
るようにされている。The demultiplexer 13 selectively sends one of the outputs of each comparator supplied from the level detection circuit 5 to the transmitter 15 according to the contents set in the binarization register 14 via the internal bus 17. send. That is, by changing the set value of the binarization register 14, it is possible to send out a signal binarized at an arbitrary slice level.
第２図には、上記実施例における７ビツトＡ／Ｄ、Ｄ／
Ａ変換回路４の一部（Ｄ／Ａ変換部）と、レベル検出回
路５および４ビットＤ／Ａ変換回路９の具体的な回路例
が示されている。FIG. 2 shows the 7-bit A/D and D/D in the above embodiment.
A specific circuit example of a part of the A conversion circuit 4 (D/A conversion section), the level detection circuit 5, and the 4-bit D/A conversion circuit 9 is shown.
すなわち、７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４のＤ／Ａ
変換部は、タイミング発生回路１から供給されるアップ
信号φｕｐとダウン信号φｄｏｗｎによって動作される
７ビツトのアップダウン・カウンタ４１と、このアップ
ダウン・カウンタ４１の出力をデコードするデコーダ４
２と、このデコーダ４２の出力を選択信号として、抵抗
ラダー４３により形成される１２８段階の電圧のうち一
つを選択してボルテージ・フォロワのようなバッファ４
５に供給するセレクタ４４とからなる。That is, the 7-bit A/D, D/A of the D/A conversion circuit 4
The conversion section includes a 7-bit up/down counter 41 operated by an up signal φup and a down signal φdown supplied from the timing generation circuit 1, and a decoder 4 that decodes the output of the up/down counter 41.
2, and the output of this decoder 42 is used as a selection signal to select one of the 128 voltage levels formed by the resistor ladder 43 and output the buffer 4 like a voltage follower.
5 and a selector 44 for supplying the data to the selector 5.
上記アップダウン・カウンタ４１は、先ず初期値レジス
タ７に設定された初期値がロードされ、ＲＡＭｌ０内に
格納された画像信号の実測値（差分）を復調した信号と
比較しながらこの初期値から実測値の差分だけアップも
しくはダウンされて行くようになっている。The up/down counter 41 is first loaded with the initial value set in the initial value register 7, and then measures the actual value from this initial value while comparing the actual measured value (difference) of the image signal stored in the RAM 10 with the demodulated signal. It is designed to be increased or decreased by the difference in value.
抵抗ラダー４３の両端には、外部から供給される黒電位
を規定するための電圧Ｖ ８ Ｌと、前記ピーク値検出
回路３から供給されるピーク電圧ＶＰｋがそれぞれ印加
されており、電圧Ｖ ＩＩ ＬとＶｐｋの電位差を抵抗
分割することによって１２８段階の電圧を発生するよう
にされている。そして、デコーダ４２からの選択信号に
よってセレクタ４４が、そのうち一つの電圧を選択して
バッファ４５に供給する。A voltage V 8 L supplied from the outside for defining the black potential and a peak voltage VPk supplied from the peak value detection circuit 3 are applied to both ends of the resistance ladder 43, respectively, and a voltage V II L is applied to both ends of the resistance ladder 43. By dividing the potential difference between Vpk and Vpk using resistors, 128 levels of voltage are generated. Then, in response to a selection signal from the decoder 42, the selector 44 selects one of the voltages and supplies it to the buffer 45.
これによって、バッファ４５からは、最初に白紙原稿を
読み取った際の画像信号ａに対応する波形（もしくはピ
ーク値Ｂによって補正された信号波形ｂ）が再生された
ような電圧が、スライスレベルの最大値Ｖ ８ Ｈとし
て出力される。As a result, a voltage that reproduces the waveform corresponding to the image signal a (or the signal waveform b corrected by the peak value B) corresponding to the image signal a when the blank original is first read is output from the buffer 45 at the maximum slice level. It is output as a value V 8 H.
第２図の実施例では、このようにして形成された電圧Ｖ
ＩＩＨが供給される４ビットＤ／Ａ変換回路９は、抵抗
ラダー９１とセレクタ９２およびバッファ９３とによっ
て構成されている。In the embodiment of FIG. 2, the voltage V created in this way
The 4-bit D/A conversion circuit 9 to which IIH is supplied includes a resistor ladder 91, a selector 92, and a buffer 93.
抵抗ラダー９１の両端には、上記７ビツトＡ／Ｄ、Ｄ／
Ａ変換回路４から供給される電圧ＶＳＨと、黒電位を規
定する電圧ＶＢＬが印加され、その電位差を４ビツト構
成のレベル設定レジスタ１１に対応して、１６段階に分
割した電位を形成するようにされている。セレクタ９２
は、レベル設定レジスタ１１の設定値を選択信号として
おり、抵抗ラダー９１において形成された１６段階の電
圧のうちレジスタ１１の設定値に応じた１つの電圧をバ
ッファ９３に供給する。The above 7-bit A/D, D/
The voltage VSH supplied from the A conversion circuit 4 and the voltage VBL that defines the black potential are applied, and the potential difference is divided into 16 levels corresponding to the level setting register 11 of 4 bits to form a potential. has been done. selector 92
uses the setting value of the level setting register 11 as a selection signal, and supplies one voltage corresponding to the setting value of the register 11 to the buffer 93 among the 16 levels of voltage formed in the resistance ladder 91.
これによって、バッファ９３からは、シェーディング波
形に従った波形の電圧が出力され、これがスライスレベ
ルの最小値Ｖ８Ｌとしてレベル検出回路５に供給されて
いる。As a result, the buffer 93 outputs a voltage with a waveform according to the shading waveform, and this is supplied to the level detection circuit 5 as the minimum value V8L of the slice level.
上記７ビツトＡ／Ｄ、Ｄ／Ａ変換回路４と４ビットＡ／
Ｄ変換回路９から出力された電圧ＶＳＨとＶｓｌ−が供
給されるレベル検出回路５は、抵抗ラダー５１と１６個
のコンパレータ５２ａ〜５２ｐとによって、一種のＡ／
Ｄ変換回路に構成されている。The above 7-bit A/D, D/A conversion circuit 4 and 4-bit A/D
The level detection circuit 5, which is supplied with the voltages VSH and Vsl- output from the D conversion circuit 9, is a type of A/
It is configured as a D conversion circuit.
抵抗ラダー５１の両端には、上記７ビツトＡ／Ｄ、Ｄ／
Ａ変換回路４から供給されるスライスレベルの最大値Ｖ
ｓｏと、上記４ビットＡ／Ｄ変換回路９から供給される
スライスレベルの最小値Ｖ８Ｌとが印加されており、抵
抗分割によってその電位差を１６段階に分割した電圧を
形成するようになっている。これによって、各分割電圧
は、電圧ＶＳＨおよびＶＢＬと同様にシェーディング波
形に従って変化される。The above 7-bit A/D, D/
Maximum value V of the slice level supplied from the A conversion circuit 4
so and the minimum value V8L of the slice level supplied from the 4-bit A/D conversion circuit 9 are applied, and a voltage is formed by dividing the potential difference into 16 stages by resistor division. Thereby, each divided voltage is changed according to the shading waveform, similar to voltages VSH and VBL.
そして、抵抗ラダー５１によって形成された１６段階の
電圧が各々上記各コンパレータ５２ａ〜５２ｐの基準電
圧端子に印加されている。各コンパレータ５２ａ〜５２
ｐの比較端子には、サンプル・ホールド回路２から供給
される画像信号ａが入力されるようになっている。Sixteen levels of voltage formed by the resistance ladder 51 are applied to the reference voltage terminals of the comparators 52a to 52p. Each comparator 52a to 52
The image signal a supplied from the sample and hold circuit 2 is input to the comparison terminal p.
これによって、コンパレータ５２ａ〜５２ｐは、画像信
号ａを１６段階のスライスレベルで検出することができ
る。Thereby, the comparators 52a to 52p can detect the image signal a at 16 slice levels.
上記実施例によれば、ピーク値レジスタ６およびレベル
設定レジスタ１１に適当な値を設定することにより、白
電位側の雑音および黒電位側の雑音を除去して良好な画
質を得ることができる。According to the above embodiment, by setting appropriate values in the peak value register 6 and the level setting register 11, it is possible to remove noise on the white potential side and noise on the black potential side and obtain good image quality.
すなわち、最初に白紙原稿を読み取ったときの画像信号
が、第３図（Ｂ）に実線ａで示すような波形（ピーク値
はＡ）であった場合、ピーク値レジスタ６に上記画像信
号ａのピーク値Ａよりも小さなピーク値Ｂを設定する。That is, if the image signal when a blank original is first read has a waveform (the peak value is A) as shown by the solid line a in FIG. A peak value B smaller than the peak value A is set.
また、初期値レジスタ７には、このピーク値Ｂに対応し
た初期値ＢＯを設定することにより、第３図（Ｂ）に破
線で示すように、レベルが低く抑えられた波形すを基準
にしてスライスレベルが決定されるようになる。In addition, by setting the initial value BO corresponding to this peak value B in the initial value register 7, as shown by the broken line in FIG. The slice level is now determined.
その結果、イメージセンサの傷や付着したゴミ等による
白電位側の雑音ｎがスライスレベルの最大値Ｖｓｏに引
っ掛からなくなる。As a result, noise n on the white potential side due to scratches on the image sensor, attached dust, etc. will not be caught by the maximum value Vso of the slice level.
一方、レベル設定レジスタ１１は、そこに「０」が設定
された場合には、４ビットＤ／Ａ変換回路９からの電圧
ＶＢＬをそのままレベル検出回路５に供給させる。その
ため、その場合スライスレベルの最小値ＶｓＬは、従来
の方式と同じように電圧ＶＢＬのまま一定になる。しか
して、レベル設定レジスタ１１に適当な値を設定してや
ると、４ビットＤ／Ａ変換回路９からＶＢＬよりも少し
高く、しかもシェーディング波形を有する電圧がレベル
検出回路５に供給されるようになる。On the other hand, when "0" is set therein, the level setting register 11 causes the voltage VBL from the 4-bit D/A conversion circuit 9 to be directly supplied to the level detection circuit 5. Therefore, in that case, the minimum value VsL of the slice level remains constant at the voltage VBL as in the conventional system. When an appropriate value is set in the level setting register 11, the 4-bit D/A conversion circuit 9 supplies the level detection circuit 5 with a voltage that is slightly higher than VBL and has a shading waveform.
その結果、スライスレベルの最小値Ｖ８Ｌが第３図（Ｂ
）に鎖線Ｃで示すような波形になるため。As a result, the minimum value V8L of the slice level is shown in Fig. 3 (B
) will have a waveform as shown by chain line C.
読取り部での漏れ光等による黒電位側のノイズがスライ
スレベルＶＳＬに引っ掛からなくなって雑音が除去され
る。Noise on the black potential side due to leakage light in the reading section is no longer caught by the slice level VSL, and the noise is removed.
従って、使用されるイメージセンサおよびファクシミリ
装置に対応して、つまり予め白紙原稿を読み取ることに
よって、イメージセンサの傷等による白電位側の雑音や
読取り部での漏れ光等による黒電位側の雑音の大きさを
検出して、ピーク値レジスタ６や初期値レジスタ７、レ
ベル設定レジスタ１１の設定値を決定してやれば、実際
の画像伝送に際して装置に固有の雑音を除去して、良好
な画像を得ることができる。Therefore, depending on the image sensor and facsimile device used, that is, by reading a blank document in advance, noise on the white potential side due to scratches on the image sensor, etc., and noise on the black potential side due to light leakage at the reading section, etc. can be reduced. By detecting the size and determining the set values of the peak value register 6, initial value register 7, and level setting register 11, it is possible to remove noise inherent in the device and obtain a good image during actual image transmission. I can do it.
なお、青焼きの原稿のように自照外の色地の原稿を伝送
する場合には、外部からピーク値レジスタ６に設定した
ピーク値Ｂを使ってスライスレベルを決定すると、画像
信号全体がスライスレベルの最大値Ｖｓｏよりも低くな
ってしまうことがある。そのような場合には、実測した
画像信号のピーク値をピーク値レジスタ６に保持させて
スライスレベルを発生させることにより、良好な２値化
画像信号を得ることができる。Note that when transmitting an original with a color that is not self-illuminated, such as a blue-printed original, if the slice level is determined using the peak value B set externally in the peak value register 6, the entire image signal will be at the slice level. may become lower than the maximum value Vso. In such a case, a good binarized image signal can be obtained by storing the actually measured peak value of the image signal in the peak value register 6 and generating a slice level.
［効果］
イメージセンサのような装置から供給されるアナログ画
像信号の白電位側の上限と黒電位側の下限を、それぞれ
イメージセンサの傷等による雑音を隠してしまう程度に
圧縮し、この圧縮された電圧を基準にしてスライスレベ
ルを決定するようにしてなるので、白電位側の雑音と黒
電位側の雑音がスライスレベルに引っ掛からなくなると
いう作用により、イメージセンサの傷やセンサに付着し
たゴミあるいは読取り部での漏れ光等による雑音に影響
されない良好な画質が得られるようになるという効果が
ある。[Effect] The upper limit on the white potential side and the lower limit on the black potential side of an analog image signal supplied from a device such as an image sensor are compressed to the extent that they hide noise caused by scratches on the image sensor, etc. Since the slice level is determined based on the voltage applied to the image sensor, the noise on the white potential side and the noise on the black potential side are no longer caught on the slice level, which eliminates scratches on the image sensor, dust attached to the sensor, and readout. This has the effect of making it possible to obtain good image quality that is not affected by noise caused by leakage light or the like.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
、外部から設定可能なピーク値レジスタ６とレベル設定
レジスタ１１とを設けて、白電位側の雑音と黒電位側の
雑音の両方を除去できるようにした実施例について説明
したが、上記レジスタ６とｌｌのいずれか一方を省略し
て、白電位側または黒電位側のいずれか一方の雑音のみ
を除去できるようにすることも可能である。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, in the above embodiment, a peak value register 6 and a level setting register 11, which can be set externally, are provided so that both noise on the white potential side and noise on the black potential side can be removed. However, it is also possible to omit one of the registers 6 and 11 and remove noise only on either the white potential side or the black potential side.
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるファクシミリにおけ
る画像信号処理用のＬＳＩに適用したものについて説明
したが、この発明はそれに限定されるものでなく、アナ
ログ信号のレベルを検出する装置一般に利用することが
できる。[Field of Application] In the above explanation, the invention made by the present inventor was mainly applied to an LSI for image signal processing in facsimile, which is the field of application that formed the background of the invention, but this invention is not limited to that. It can be used in general devices for detecting the level of analog signals.
第１図は１本発明をファクシミリにおける画像信号処理
用のＬＳＩに適用した場合の一実施例を示すブロック図
。
第２図は、その要部の回路構成例を示す回路図、第３図
（Ａ）および（Ｂ）は、各々イメージセンサの出力（画
像信号）を示すもので、同図（Ａ）は従来のシェーディ
ング歪の補正方法を示す説明図、同図（Ｂ）は本発明に
係るシェーディング歪の補正方法を示す説明図である。
■・・・・タイミング発生回路、２・・・・サンプル・
ホールド回路、３・・・・ピーク値検出回路、４・・・
・７ビツトＡ／Ｄ、Ｄ／Ａ変換回路、５・・・・レベル
検出回路、６・・・・ピーク値レジスタ、７・・・・初
期値レジスタ、８・・・・デルタ変復調回路、９・・・
・４ビットＤ／Ａ変換回路、１０・・・・メモリ（ＲＡ
Ｍ） 、１１・・・・レベル設定レジスタ。
１２・・・・バイナリ・エンコーダ、１３・・・・デマ
ルチプレクサ、１４・・・・２値化レジスタ。
第 ２ 図
第 ３ 図FIG. 1 is a block diagram showing an embodiment in which the present invention is applied to an LSI for image signal processing in a facsimile. Fig. 2 is a circuit diagram showing an example of the circuit configuration of the main part, and Figs. 3 (A) and (B) each show the output (image signal) of the image sensor. (B) is an explanatory diagram showing a shading distortion correction method according to the present invention. ■...Timing generation circuit, 2...Sample...
Hold circuit, 3...Peak value detection circuit, 4...
・7-bit A/D, D/A conversion circuit, 5...Level detection circuit, 6...Peak value register, 7...Initial value register, 8...Delta modulation/demodulation circuit, 9 ...
・4-bit D/A conversion circuit, 10...Memory (RA
M), 11...Level setting register. 12... Binary encoder, 13... Demultiplexer, 14... Binarization register. Figure 2 Figure 3
Claims (1)
、連続的に供給される画像信号をＡ／Ｄ変換し、画像信
号の変化量に関する信号を形成する信号処理手段と、該
信号処理手段からの信号を記憶する記憶手段と、該記憶
手段から読み出された信号および上記ピーク値保持手段
に保持されたピーク値とに基づいて上記画像信号の検出
レベルを形成し、この検出レベルに基づいて画像信号の
検出を行なうレベル検出手段とを備えてなることを特徴
とする信号処理装置。 ２、上記レベル検出手段は、その検出レベルの最小値が
補正可能にされてなることを特徴とする特許請求の範囲
第１項記載の信号処理装置。 ３、上記ピーク値保持手段は、外部から設定されるピー
ク値を保持可能にされ、その設定されたピークに基づい
て上記レベル検出手段における検出レベルの形成が行な
われるようにされてなることを特徴とする特許請求の範
囲第１項もしくは第２項記載の信号処理装置。[Claims] 1. Peak value holding means for holding the peak value of an image signal, and signal processing means for A/D converting the continuously supplied image signal and forming a signal related to the amount of change in the image signal. and storage means for storing the signal from the signal processing means, and forming a detection level of the image signal based on the signal read from the storage means and the peak value held in the peak value holding means. , and level detection means for detecting an image signal based on the detection level. 2. The signal processing device according to claim 1, wherein the level detecting means is capable of correcting the minimum value of the detected level. 3. The peak value holding means is capable of holding a peak value set from the outside, and the detection level in the level detection means is formed based on the set peak. A signal processing device according to claim 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082505A JPH065883B2 (en) | 1985-04-19 | 1985-04-19 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082505A JPH065883B2 (en) | 1985-04-19 | 1985-04-19 | Signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242170A true JPS61242170A (en) | 1986-10-28 |
| JPH065883B2 JPH065883B2 (en) | 1994-01-19 |
Family
ID=13776359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082505A Expired - Lifetime JPH065883B2 (en) | 1985-04-19 | 1985-04-19 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065883B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160172A (en) * | 1987-12-17 | 1989-06-23 | Fuji Photo Film Co Ltd | Picture signal processing method |
| JPH02135870A (en) * | 1988-11-16 | 1990-05-24 | Hitachi Ltd | Signal processor |
| JP2009529755A (en) * | 2006-03-16 | 2009-08-20 | フリースケール セミコンダクター インコーポレイテッド | Bit line current generator for nonvolatile memory array and nonvolatile memory array |
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-
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- 1985-04-19 JP JP60082505A patent/JPH065883B2/en not_active Expired - Lifetime
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| US8077521B2 (en) | 2006-03-16 | 2011-12-13 | Freescale Semiconductor, Inc. | Bitline current generator for a non-volatile memory array and a non-volatile memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065883B2 (en) | 1994-01-19 |
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