JPS61241856A - Interruption releasing system for register - Google Patents

Abstract

PURPOSE:To release smoothly and quickly the interruption to a register by providing selection control part for the selection of a single bit and a bit resetting part for the transmission of a clear signal to the selected bit to the register and then releasing the interruption after all bits are turned off. CONSTITUTION:When '1' is set at a certain bit of a register 15, the '1' signal is detected by an OR gate 16 and the signal IRQ is transmitted to a processor. The highest flip-flop is detected out of those flip-flops of the highest position deciding circuit which are set at '1' and form a selection control part 19 and this detection signal is delivered to a selector 18. The gate of only a single CLR signal line designated by the detection signal is opened and the read signal is sent to the CLR signal line. The designated bit of the register 15 is cleared and the processor performs a prescribed interruption. The processor receives again the signal IRQ when a series of processes are through and reads the register 15. This simplifies the circuit constitution and the operating procedure and attains the effective release of an interruption.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はレジスタの割込解除方式、特に割込命令データ
の読出し及びリセット操作を手際よく行なうことができ
るようにした割込解除方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a register interrupt release method, and particularly to an interrupt release method that allows reading and resetting of interrupt instruction data to be performed efficiently. .

従来の技術 例えばファクシミリの様な、通信回線を使ってデータの
伝送を行なう装置では、この装置の内部で各種処理操作
をするために、複数のデータ処理部間でデータを送受信
するのが一般的である。そして、かかるデータ処理部間
でのデータ送受信操作は、データ処理部間にスティタス
・レジスタを配置し、このスティタスΦレジスタのデー
タ内容に従って割込み動作等をコントロールすることに
より実行される。Conventional technology In devices such as facsimiles that transmit data using communication lines, it is common for data to be sent and received between multiple data processing units in order to perform various processing operations within the device. It is. Data transmission/reception operations between the data processing units are executed by arranging a status register between the data processing units and controlling interrupt operations and the like according to the data contents of the status Φ register.

かかるデータ処理部間における割込み及び割込み解除動
作を行なわせる制御回路の一般例としては、例えば第２
図に示すようなものがある。これは、ハンドシェーク法
によるデータ送受信回路を制御する回路である。データ
送受信回路は、データ端末装置（通常、端末装置に相当
し、以下ＤＴＥと略称する）側に設けられ、当該ＤＴＥ
側のデータ回線であるバス２に接続されて送信データの
処理、送出を行う第１の処理装置１と、データ回線終端
装置（通信回線等、以下ＤＣＥという）側に設けられ、
このＤＣＥ側のバス４に接続されて受信データの処理、
送出を行う第２の処理装置３とを有する。かかる第１及
び第２の処理装置１゜３に対して各種動作指令を発して
制御するために、バス２，４間にはスティタス拳レジス
タ６が設置される。このスティタス・レジスタ６は、上
記の如きデータ伝送システムにあっては、送信データを
格納する送信データ・レジスタ、受信データを格納する
受信データ・レジスタの状態を表わすピッ　ト　（ＴＸ
　＠　ＥＭＰＴＹ；ＲＸ−ＦＵＬＬ）　や、これら送信
データ・レジスタ、受信データレジスタと第１の処理装
置１、第２の処理装置３との間でデータの送信が行なわ
れたときの作動の正常。A general example of a control circuit that performs interrupt and interrupt release operations between such data processing units is, for example, a second control circuit.
There is something like the one shown in the figure. This is a circuit that controls a data transmission/reception circuit using the handshake method. The data transmission/reception circuit is provided on the side of a data terminal device (generally corresponds to a terminal device, hereinafter abbreviated as DTE), and
A first processing device 1 connected to a bus 2, which is a data line on the side, processes and sends out data, and a data line terminating device (such as a communication line, hereinafter referred to as DCE) is provided on the side,
It is connected to the bus 4 on this DCE side and processes the received data.
It has a second processing device 3 that performs sending. A status register 6 is installed between the buses 2 and 4 in order to issue and control various operation commands to the first and second processing devices 1.3. In the data transmission system as described above, the status register 6 is a pit (TX) that indicates the status of the transmit data register that stores transmit data and the receive data register that stores receive data.
@ EMPTY; RX-FULL) and normal operation when data is transmitted between these transmission data registers and reception data registers and the first processing device 1 and second processing device 3.

異常の別を表わすピッ）（ＴＸ−ハンドシェイクエラー
：Ｒｘ・ハンドシェイクエラー）等の各フラグビットを
有する。It has flag bits such as beep (TX-handshake error: Rx-handshake error) indicating the type of abnormality.

そして、第１の処理装置１から送信データを送出したい
ときは、先ず第１の処理装置がスティタス・レジスタに
割込みをかけ、このスティタス・レジスタ６の所定のビ
ットに１′１”（ＴＸ、ＥＭＰＴＹ　ｉ送信データΦレ
ジスタが空であることを示す）が立っていることを確認
し、その後ＤＴＥ側のバス２を通して送信データφレジ
スタに送信データを送出すると共に上記スティタス・レ
ジスタ６の所定のビットに１０”を書込んでリセット即
ち割込み解除を行なう。次いでこの送信データは第２の
処理装置３によりＤＣＥ側のバス４を通して読出され、
所定の処理が施される。When it is desired to send transmission data from the first processing device 1, the first processing device first interrupts the status register and sets a predetermined bit of the status register 6 to 1'1'' (TX, EMPTY). i) (indicating that the transmission data Φ register is empty) is set, and then sends the transmission data to the transmission data φ register through the bus 2 on the DTE side, and also writes it to the specified bit of the status register 6. 10'' is written to perform a reset, that is, to cancel the interrupt. This transmission data is then read out by the second processing device 3 via the bus 4 on the DCE side,
Predetermined processing is performed.

他方、通信回線を通してデータが送られて来たような場
合、第２の処理装置３はデータ処理を行なった後、バス
４を通して受信データ・レジスタに受信データを送出す
る０次いで第１の処理装置１はスティタスレジスタ６に
割込みをかけ、このスティタス・レジスタ６の所定のビ
ットに＠１１（ＲＸ＠ＦＵＬＬ；受信データ・レジスタ
が満杯であることを示す）が立っていることを確認し、
その後ＤＴＥ側のバス線２を通して受信データを読出す
と共に、スティタス・レジスタｓの当該所定のビットに
′０”を書込んでリセット即ち割込み解除を行なう。On the other hand, when data is sent through a communication line, the second processing device 3 processes the data and then sends the received data to the reception data register through the bus 4. 1 interrupts the status register 6, confirms that @11 (RX@FULL; indicates that the receive data register is full) is set in a predetermined bit of the status register 6,
Thereafter, the received data is read out through the bus line 2 on the DTE side, and '0' is written in the corresponding predetermined bit of the status register s to perform a reset, that is, cancel the interrupt.

このような第１の処理装置１、或は第２の処理装置３に
よるスティタス・レジスタ６への割込み及び割込み解除
が行なえる様にするためのスティタス・レジスタ６の構
造としては従来から第２図に示すようなものがあった。Conventionally, the structure of the status register 6 to enable the first processing device 1 or the second processing device 3 to interrupt and cancel the interrupt has been as shown in FIG. There was something like this.

このスティタス・レジスタは、バス２の各バス線Ｄｏ−
Ｄ７とバス４の各バス線ＱＯ−０７の間に接続され且つ
スティタス・レジスタ５の各ビットに対応するクリップ
・フロップＦＯ〜Ｆ了と、これらのフリップ・フロップ
Ｆｏ−Ｆ７におけるオン（１１１が立っている）又はオ
フ（ｌＯ”が立っている）状態を検出するオアゲート６
と、処理装置１又は３に向けてＩＲＱ信号を発するＳＲ
（セット・リセット）フリップ・フロップ７とから成る
。フリップ・フロップＦＯ〜ＦＴはそれぞれバス２のそ
れぞれ対応するバス線Ｄｏ−Ｄ７に接続される入力用の
Ｄ端子と、バス４のそれぞれ対応するバス線Ｑ出し信号
が入力される％Ｅ端子と、各フリップ会フロップＦＯ〜
Ｆ７においてｌ′１”が立っている時に出力するＥＧ端
子とを有し、各フリップ・フロップＦＯ−ＦＴのＥＧ端
子から出た合計８本の信号線がオアゲート６に入力され
る。オアゲート６とＳＲフリップ・フロップ７とは、前
者の出力信号が後者のセット端子Ｓに入力される様に出
力され、当該ＳＲフリップ・フロップ７がセット状態に
なったときにＩＲＱ信号が第１の処理装置また、第１の
処理装置１又は第２の処理装置３からの読出し信号はＳ
Ｒクリップ・フロップ７のリセット端子Ｈにも入力され
、ＩＲＱ信号によって割込み操作を開始した処理装置１
又は３がスティタス・レジスタ５に読出しをかけるとＳ
Ｒフリップ・フロップ７はリセット状態となりＩＲＱ信
号が停止する。This status register is for each bus line Do- of bus 2.
D7 and each bus line QO-07 of bus 4 are connected to the clip-flops FO-F7, which correspond to each bit of the status register 5, and these flip-flops Fo-F7 are turned on (when 111 is turned on). OR gate 6 that detects the state of
and an SR that issues an IRQ signal toward the processing device 1 or 3.
(set/reset) flip-flop 7. Each of the flip-flops FO to FT has an input D terminal connected to the corresponding bus line Do-D7 of the bus 2, and a %E terminal to which the corresponding bus line Q output signal of the bus 4 is input. Each flip party flop FO ~
A total of eight signal lines output from the EG terminal of each flip-flop FO-FT are input to the OR gate 6. The SR flip-flop 7 is such that the output signal of the former is inputted to the set terminal S of the latter, and when the SR flip-flop 7 is in the set state, the IRQ signal is sent to the first processing device or , the read signal from the first processing device 1 or the second processing device 3 is S
Also input to the reset terminal H of the R clip flop 7, the processing device 1 starts the interrupt operation by the IRQ signal.
or 3 reads status register 5, S
The R flip-flop 7 goes into a reset state and the IRQ signal stops.

発明が解決しようとする問題点 ところで、このような従来のレジスタの割込解除方式に
あっては、スティタス・レジスタ６の成るビットに１”
が立つことによってＳＲフリップ・フロップから出力さ
れたＩＲＱ信号は、処理装置側から読出し信号が入力さ
れることによりリセットされ出力停止となる。しかしな
がら、処理内容如何によっては、スティタス・レジスタ
５のフリップフロップＦＯ〜Ｆ７のうち、複数のクリッ
プ・フロップ（例えばＦ２とＦｓ）に＠１”が立ってお
り、それぞれのフリツーフロップ（つまり第３ビツトと
第ｅビット）において互いに異なった状態情報が格納さ
れる場合がある。このような場合、上記従来例では、処
理装置１又は３から読出し信号が入力され一方の７リツ
プ・フロップ（例えばＦｓ）に対して読出しが行なわれ
ると、ＳＲフリップ・フロップ７はリセットされて割込
みが解除されＩＲＱ信号が停止されてしまうため、他方
のフリップ・フロップＦ２に対しては何時までたっても
読出しがかからないという不具合があった０ 本発明は、このような従来の問題点に着目してなされた
もので、その目的は、レジスタに対する割込解除を円滑
且つ迅速に行なえる方式を提供することにある。Problems to be Solved by the Invention Incidentally, in such a conventional register interrupt release method, the bits of the status register 6 are set to 1''.
The IRQ signal outputted from the SR flip-flop by rising is reset and output is stopped by inputting a read signal from the processing device side. However, depending on the processing content, @1" may be set in a plurality of clip-flops (for example, F2 and Fs) among the flip-flops FO to F7 of the status register 5, and each flip-flop (that is, the third There are cases where different state information is stored in the bit and the e-th bit.In such a case, in the conventional example described above, the read signal is input from the processing device 1 or 3, and one of the 7 lip-flops (for example, Fs ), the SR flip-flop 7 is reset, the interrupt is released, and the IRQ signal is stopped, so the other flip-flop F2 will not be read no matter how long it takes. 0 Problems The present invention has been made in view of these conventional problems, and its purpose is to provide a system that can smoothly and quickly cancel interrupts to registers.

問題点を解決するための手段 本発明は上記目的を達成するため、レジスタの各ビット
出力端子から、各ビットのオン、オフ状態を検出する部
材と、オン状態にある複数ビットのうち、一つのビット
を選択する選択制御部と、この選択制御部における選択
結果に基づいて、選択されたビットへクリア信号を発す
るビットリセット部とをレジスタに設け、オン状態にあ
るビットに順次読出しをかけると共にオフ作動せしめ、
全てのビットについてのオフ作動完了によって割込み解
除をするようにしたことを要旨とするものである。Means for Solving the Problems In order to achieve the above object, the present invention includes a member that detects the on/off state of each bit from each bit output terminal of the register, and a member that detects the on/off state of each bit from the bit output terminal of the register, and a member that detects one of the plurality of bits that are in the on state. A register is provided with a selection control section that selects a bit, and a bit reset section that issues a clear signal to the selected bit based on the selection result of this selection control section, and the bits that are in the on state are sequentially read and turned off. Activate it,
The gist is that the interrupt is canceled when all bits are turned off.

作　　用 レジスタを構成し、各ビットに対応するフリップ・フロ
ップＦ　□　−Ｆ　７のうち少なくともいずれか１つに
＠１ｊが立つと、全ての７リツプ・フロップからの出力
信号を監視する部位から処理装置へ向けてＩＲＱ信号が
発せられ、処理装置からは読出し信号がレジスタへ送出
される。この読出し信号によってレジスタに格納された
データが読出される一方、読出し信号はビットリセット
部へ伝送される。他方、選択制御部は、レジスタの各フ
リップ・フロップＦｏ−Ｆｙの出力端子を使って、これ
らのうち、どのクリップ・フロップがオン状態にあるか
を監視し、一定の規則に従ってオン状態にあるビットの
うちの一つを選びビットリセット部を制御する。これに
より、ビットリセット部からは選択された単一のオン状
態にあるビットに対してクリア信号が発せられ、このク
リア操作が順次オン状態にあるビットに対して行なわれ
ると共に、その都度レジスタからデータの読出しが行な
われる。そしてオン状態にある全てのビットに対して読
出しが完了するまではＩＲＱは出力され続け、処理装置
への割込みが行なわれる。When @1j is set in at least one of the flip-flops F□-F7 that constitute the operation register and correspond to each bit, processing starts from the part that monitors the output signals from all seven flip-flops. An IRQ signal is issued to the device, and a read signal is sent to the register from the processing device. This read signal causes the data stored in the register to be read out, while the read signal is transmitted to the bit reset section. On the other hand, the selection control unit uses the output terminals of each flip-flop Fo-Fy of the register to monitor which clip-flop is in the on state, and selects the bit in the on state according to a certain rule. Select one of them to control the bit reset section. As a result, the bit reset unit issues a clear signal to the single selected bit that is in the on state, and this clearing operation is performed on the bits that are in the on state sequentially, and the data is transferred from the register each time. is read out. The IRQ continues to be output and an interrupt to the processing device is performed until reading is completed for all bits in the on state.

実施例 第１図は、本発明のレジスタの割込解除方式を実行する
ためのレジスタ構造の一実施例を示す図であり、このレ
ジスタ１６は上記従来のスティタス・レジスタ５と同様
、例えば第２図に示すようなデータ伝送装置内で使用さ
れる。この実施例に係るレジスタ１６は、各バス線ＤＯ
−Ｄ７と、バス線Ｑｏ−０７の間に接続され、且つレジ
スタ１６の各ビットに対応するスリップ・フロップＦ１
゜〜Ｆ１７と、これらの７リツプ・フロップＦ１゜〜Ｆ
１７におけるオフ（１１”が立っている）又はオフ（′
″０”が立っている）状態を検出し、処理装置１又は３
に向けてＩＲＱ信号を発するオアゲート１６と、各７リ
ツプ・フロップＦ１０−Ｆ１７に対応してそれぞれの出
力端子に接続されたトライステート・バッファＢ１０〜
Ｂ１７と、クリップ・フロップＦ１０〜Ｆ１７のうち選
択されたフリップ・フロップに向けてクリア信号を送出
するビットリセット部即ちセレクタ１８と、フリップ＃
　７０　ツブＦ１０−Ｆ１７Ｏうち、＠１″が立ってオ
ン状態にあるスリップ・フロップを検出すると共にセレ
クタ１８に上記オン状態にあるフリップ令フロップの一
つを選択させる選択制御部１９とを有して成る。Embodiment FIG. 1 is a diagram showing an embodiment of a register structure for executing the register interrupt release method of the present invention.This register 16 is similar to the conventional status register 5 described above, for example, the second It is used in a data transmission device as shown in the figure. The register 16 according to this embodiment includes each bus line DO
-D7 and a slip flop F1 connected between the bus line Qo-07 and corresponding to each bit of the register 16.
゜~F17 and these 7 lip-flops F1゜~F
Off at 17 (11" stands) or Off ('
“0” is set) is detected, and the processing device 1 or 3
an OR gate 16 that issues an IRQ signal towards the IRQ signal, and tri-state buffers B10 to B10 connected to their respective output terminals corresponding to each of the seven lip-flops F10 to F17.
B17, a bit reset unit or selector 18 that sends a clear signal to a selected flip-flop among the clip-flops F10 to F17, and a flip-flop #
70 Among the knobs F10 to F17O, the selection control unit 19 detects the slip flop in which @1'' is set and is in the on state, and causes the selector 18 to select one of the flip flops in the on state. Become.

フリップ・フロップＦ１０〜Ｆ１７は、それぞれ対応す
るバス線Ｄ□−Ｄ７に接続される入力用のＤ端子と、そ
れぞれ対応するバス線Ｑｏ　−０７に接続される出力用
のＱ端子と、セレクタ１８から送られて来たクリア信号
を入力するＣＬＲ端子とを有し、各７リツプ拳フロツプ
Ｆ１０−Ｆ１７のＱ端子から出た信号線から分岐した合
計８本の信号線がオアゲート１６に入力される。そして
、オアゲート６は、これに入力する８本の信号線のうち
少なくとも１本から″１′信号が入力されると処理装置
に対してＩＲＱ信号を発するようになっている。さらに
、各フリップ・フロップ２１０〜Ｆ１７のＱ端子出力信
号線からは別の信号線が分岐しており、この合計８本の
信号線は選択制御部１９へ信号入力するようになってい
る。トライステート・バッファＢ１０〜Ｂ１７及びセレ
クタ１８には、処理装置から発せられた読出し信号が入
力される。また、本実施例において、選択制御部１９に
は１”が立っているスリップ・フロップのうち最上位の
７リツプ・フロップを検出する最上位検出回路が使われ
る。Flip-flops F10 to F17 each have an input D terminal connected to the corresponding bus line D□-D7, an output Q terminal connected to the corresponding bus line Qo-07, and a terminal connected to the selector 18. A total of eight signal lines branched from the signal lines output from the Q terminals of each of the seven lip flops F10 to F17 are input to the OR gate 16. The OR gate 6 is configured to issue an IRQ signal to the processing device when a "1" signal is input from at least one of the eight signal lines input thereto. Another signal line branches off from the Q terminal output signal line of the flops 210 to F17, and these eight signal lines in total are designed to input signals to the selection control section 19. Tri-state buffers B10 to A readout signal issued from the processing device is input to the B17 and the selector 18. In addition, in the present embodiment, the selection control section 19 receives the top 7 slip-flops of which 1" is set. A top-level detection circuit is used to detect flops.

かかる構成を有するレジスタ１６において、レジスタ１
６のいずれかのビットに１１”が立つとこのｌ１１１信
号はオアゲート１６によって検知され、当該オアゲート
１６から処理装置に向けてＩＲＱ信号が発せられる。こ
のＩＲＱ信号を受けた処理装置はレジスタ１５に対して
読出し信号（第１図中ＲＥＡＤで表わす）を発し、この
読出し信号はトライステートバッファＢ１ｏ−Ｂ１７と
セレクタ１８とに入力される。トライステートバッフｌ
Ｂ１０〜Ｂ１６への入力によってレジスタ１６のデータ
がバス線Ｑｏ−０７に読出される。他方セレクタ１８側
においては、選択制御部１９を構成する最上位判定回路
１１′となっているフリップ中フロップ（即ちオン状態
にあるビット）のうち最上位のものを検出し、その検出
信号を上記セレクタ１８へ向けて出力する。この検出信
号を受けたセレクタ１８は８本あるＣＬＲ信号線のうち
、上記検出信号によって指定された１本のＣＬＲ信号線
のみのゲートを開き、この１本のＣＬＲ信号線に読出し
信号（即ち、この場合はクリア信号）を送出する。これ
によって、レジスタ１ｔｓｔｖ指定されたビットはクリ
アされ処理装置は所定の割込み処理操作を行なう。また
、レジスタ１６内において、１１”が立っているビット
が複数個ある場合、上記最上位のビットに対するクリア
操作が終了しても他のビットには１１”が立っているた
め、オアゲート１６はＩＲＱ信号を出方し続ける。した
がって処理装置は、上記一連の処理を終ると再びＩＲＱ
信号を受け、レジスタ１６に対して読出しをかける。こ
の時にはセレクタ１８は選択制御部１９からの指令によ
って、新たな最上位ビットに対応するＣＬＲ信号線のみ
のゲートを開いているから、この読出し操作時には当該
新たな最上位ビットのみがクリアされる。In the register 16 having such a configuration, register 1
When 11'' is set in any bit of 6, this l111 signal is detected by the OR gate 16, and the OR gate 16 issues an IRQ signal to the processing device. The read signal (represented by READ in FIG. 1) is inputted to the tri-state buffers B1o-B17 and the selector 18.
Data in register 16 is read out to bus line Qo-07 by input to B10 to B16. On the other hand, on the selector 18 side, the most significant one among the flipping flops (i.e., the bits in the on state) serving as the most significant judgment circuit 11' constituting the selection control section 19 is detected, and the detection signal is transmitted as described above. The signal is output to the selector 18. Upon receiving this detection signal, the selector 18 opens the gate of only one CLR signal line specified by the detection signal among the eight CLR signal lines, and sends a readout signal (i.e., In this case, a clear signal) is sent. As a result, the bit designated by register 1tstv is cleared and the processing device performs a predetermined interrupt processing operation. In addition, if there are multiple bits with 11" set in the register 16, even if the clearing operation for the most significant bit is completed, the other bits will still be set with 11", so the OR gate 16 will use the IRQ Continue to send signals. Therefore, after completing the above series of processing, the processing device again uses the IRQ
Upon receiving the signal, the register 16 is read. At this time, the selector 18 opens the gate of only the CLR signal line corresponding to the new most significant bit in response to a command from the selection control section 19, so that only the new most significant bit is cleared during this read operation.

こうして、オン状態にあるビットが最上位から、割込み
操作ごとに順次クリアされて行き、全てのビットがクリ
アされるとオアゲート１６はオフとなり、ＩＲＱ信号の
出力も停止する。そして、かかる割込解除方式を採用す
ることにより、処理装置からの読出し起動によって全て
のビットに対してクリア作動がかかるということはなく
なる。In this way, the bits in the on state are cleared one by one for each interrupt operation starting from the most significant bit, and when all the bits are cleared, the OR gate 16 is turned off and the output of the IRQ signal is also stopped. By employing such an interrupt release method, it is no longer necessary to clear all bits upon activation of reading from the processing device.

発明の詳細 な説明したように、本発明によれば、スティタス・レジ
スタの様な、処理装置に対して割込み指令を発するレジ
スタの複数ビットに対して、成る規則性をもたせて割込
み処理操作ごとに順次割込み解除を行なうようにしたた
め、一部の指令データが他の指令データ読出し操作によ
って解除されるということはなくなる。また、かかる割
込み解除をクリア信号線を順次選択して行なう、という
手法をとったため、回路構成及び操作手順を簡略化する
ことができ、効率的な割込解除が可能となる等、種々の
効果が得られる。As described in detail, according to the present invention, a plurality of bits of a register that issues an interrupt command to a processing device, such as a status register, are given regularity for each interrupt processing operation. Since interrupts are canceled sequentially, it is not possible for some command data to be canceled by another command data read operation. In addition, since we have adopted a method of successively selecting the clear signal lines to cancel such interrupts, the circuit configuration and operating procedures can be simplified, allowing for efficient interrupt cancellation, and various other effects have been achieved. is obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係るレジスタの構成を示す
ブロック図、第２図は本発明が適用されるデータ送受信
制御回路を示す結線図、第３図は従来のレジスタ構造を
示すブロック図である。 １・・・・・・第１の処理装置、２・・・・・・バス（
ＤＴＥ側）３・・・・・・第２の処理装置、４・・川・
バス（ＤＣＥ側）６・・・・・・スティタス・レジスタ
、６．１６・・・・・・オアゲート、１６・・・・・・
レジスタ、１８・・・・・・セレクタ（ピッ）　ＩＪセ
ット部）、１９・・・・・・選択制御部。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ＩＩ
図 第２図 第　３　図FIG. 1 is a block diagram showing the configuration of a register according to an embodiment of the present invention, FIG. 2 is a wiring diagram showing a data transmission/reception control circuit to which the present invention is applied, and FIG. 3 is a block diagram showing a conventional register structure. It is a diagram. 1...First processing device, 2...Bus (
DTE side) 3...Second processing device, 4...River...
Bus (DCE side) 6...Status register, 6.16...OR gate, 16...
Register, 18... Selector (beep IJ set section), 19... Selection control section. Name of agent: Patent attorney Toshio Nakao and one other person II
Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 複数ビットによって構成され、これらのビットのセット
状態を検出して処理装置に対する割込み指令を発するレ
ジスタに、処理装置からの読出し信号によって作動し、
上記ビットのうちの選択された一つのビットに向けてク
リア信号を発するビットリセット部と、ビットリセット
部に対して上記一つのビットの選択を行なわせる選択制
御とを設け、セット状態にあるビットを順次クリアし、
全てのビットについてのクリア操作完了によって割込み
解除をするようにしたことを特徴とするレジスタの割込
解除方式。a register that is configured by a plurality of bits and that detects the set state of these bits and issues an interrupt command to the processing device, activated by a read signal from the processing device;
A bit reset section that issues a clear signal to a selected one of the bits, and a selection control that causes the bit reset section to select the one bit, are provided, and the bit in the set state is set. Clear them in sequence,
A register interrupt cancellation method characterized in that the interrupt is canceled upon completion of clearing operations for all bits.