JPS61241675A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61241675A JPS61241675A JP60083661A JP8366185A JPS61241675A JP S61241675 A JPS61241675 A JP S61241675A JP 60083661 A JP60083661 A JP 60083661A JP 8366185 A JP8366185 A JP 8366185A JP S61241675 A JPS61241675 A JP S61241675A
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- JP
- Japan
- Prior art keywords
- circuit
- test
- supplied
- signals
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、試験回路を内蔵した集積回路に関する。
本発明は集積回路に関し、テスト信号と通常信号とを任
意に選択してフリップフロップに供給し、このフリップ
フロップの出力を次段のテスト信号とする試験回路を設
けることにより、容易に動作試験を行うことができるよ
うにするものである。
意に選択してフリップフロップに供給し、このフリップ
フロップの出力を次段のテスト信号とする試験回路を設
けることにより、容易に動作試験を行うことができるよ
うにするものである。
集積回路、特にＬＳＩにおいて、製造された製品の回路
の動作試験を行う場合に、例えばチップ内の素子にグル
ープで直接歯たることは不可能である。そこで従来から
種々の試験方法が提案されている。
の動作試験を行う場合に、例えばチップ内の素子にグル
ープで直接歯たることは不可能である。そこで従来から
種々の試験方法が提案されている。
まず第２図において、ＬＳＩ （１００）の入力端子（
１）からの信号がナンド回路（２１）を通じて内部回路
（２）に供給され、この内部回路（２）の出力信号がア
ンド回路（２′４、ノア回路（ハ）を通じて出力端子（
３）に出力される。
１）からの信号がナンド回路（２１）を通じて内部回路
（２）に供給され、この内部回路（２）の出力信号がア
ンド回路（２′４、ノア回路（ハ）を通じて出力端子（
３）に出力される。
さらに入力端子（１）からの信号がナンド回路０４）Ｋ
供給されると共に、試験時の制御信号が端子（４）を１
通じてナンド回路（財）に供給され、さらに反転されて
ナンド回路Ｑυに供給される。そしてこのナンド回路（
財）からの信号が回路（２）の試験信号の入力部へ供給
される。また回路（２）のモニタ出力部からのモニタ信
号がアンド回路（２５１に供給されると共に、端子（４
）からの制御信号がアンド回路（ハ）に供給され、さら
に反転されてアンド回路（２２１に供給される。そして
このアンド回路（ハ）からの信号がノア回路（ハ）を通
じ【出力端子（３）に取出される。
供給されると共に、試験時の制御信号が端子（４）を１
通じてナンド回路（財）に供給され、さらに反転されて
ナンド回路Ｑυに供給される。そしてこのナンド回路（
財）からの信号が回路（２）の試験信号の入力部へ供給
される。また回路（２）のモニタ出力部からのモニタ信
号がアンド回路（２５１に供給されると共に、端子（４
）からの制御信号がアンド回路（ハ）に供給され、さら
に反転されてアンド回路（２２１に供給される。そして
このアンド回路（ハ）からの信号がノア回路（ハ）を通
じ【出力端子（３）に取出される。
この回路において、試験を行う際には制御端子（４）に
′１”の信号を供給すると、入力端子（１）からの試験
信号がナンド回路（財）を通じて所定の試験入力部に供
給され、所定のモニタ出力部からの信号がアンド回路（
ハ）を通じて出力端子（３）に取出される。
′１”の信号を供給すると、入力端子（１）からの試験
信号がナンド回路（財）を通じて所定の試験入力部に供
給され、所定のモニタ出力部からの信号がアンド回路（
ハ）を通じて出力端子（３）に取出される。
ところがこの回路において、試験人力部やモニタ出力部
の数を増すと、その分配線や論理回路が増すことになり
、特に大規模なＬＳＩ等には適用することが困難である
。
の数を増すと、その分配線や論理回路が増すことになり
、特に大規模なＬＳＩ等には適用することが困難である
。
またＬＳＩ内部にｍ系列のカウンタを設け、ランタムハ
ターン発生及び内部信号のコンパクションを行う、いわ
ゆるコンパクト・テスト法が提案されているか、この方
法では試験による故障検出率が低く、またエラー発生時
にその原因をつかみにくい欠点がある。
ターン発生及び内部信号のコンパクションを行う、いわ
ゆるコンパクト・テスト法が提案されているか、この方
法では試験による故障検出率が低く、またエラー発生時
にその原因をつかみにくい欠点がある。
これに対し【、いわゆるスキャンバス・テスト法が提案
された（日経エレクトロニクス・１９７９年４月１６日
号第５７頁）。
された（日経エレクトロニクス・１９７９年４月１６日
号第５７頁）。
すなわちこの方法では、内部回路（２）を構成するゲー
ト回路０１）の前後に設けられるフリップフロップ０）
、（ハ）の間に、第３図に示すようにフリップフロップ
０り及びゲート回路０υからの信号の供給されるアンド
回路（３４）（３艶と、これらのアンド回路０４）（ハ
）からの信号が供給されて出力がフリップフロップ岐に
供給されるノア回路（至）とよりなるセレクタ回路が設
けられる。さらに前段のゲート回路０υ及び７リツブフ
ロツプ（＠とフリップフロップ０榎との間にもセレクタ
回路（アンド回路Ｃ３７）（至）とノア回路０■）が設
けられ、同様のセレクタ回路が全℃のフリップフロップ
の間に設けられる。また制御端子（４）からの信号かに
勢かフリップ７四ツブ側のアンド回路（財）Ｇη・・・
・・・に供給されると共に、反転でゲート回路側のアン
ド回路（ト）弼・・・・・・に供給される。
ト回路０１）の前後に設けられるフリップフロップ０）
、（ハ）の間に、第３図に示すようにフリップフロップ
０り及びゲート回路０υからの信号の供給されるアンド
回路（３４）（３艶と、これらのアンド回路０４）（ハ
）からの信号が供給されて出力がフリップフロップ岐に
供給されるノア回路（至）とよりなるセレクタ回路が設
けられる。さらに前段のゲート回路０υ及び７リツブフ
ロツプ（＠とフリップフロップ０榎との間にもセレクタ
回路（アンド回路Ｃ３７）（至）とノア回路０■）が設
けられ、同様のセレクタ回路が全℃のフリップフロップ
の間に設けられる。また制御端子（４）からの信号かに
勢かフリップ７四ツブ側のアンド回路（財）Ｇη・・・
・・・に供給されると共に、反転でゲート回路側のアン
ド回路（ト）弼・・・・・・に供給される。
そしてこの回路において試験を行う際には制御端子（４
）に′１”の信号を供給することにより、スリップフロ
ップ回路（４２） ３３ Ｃ（３）−・・・・・が直列
に接続され、入力端から出力端までのシフトレジスタが
構成される。そこでこの状態で入力端に所定のパターン
を入力し、出力端に同一のパターンが出力されるか否か
を見ることで、内部回路の７リツプフキツブの故障を検
出することができる。また□フリップフロップが正常で
あったときに所定のパターンを供給し、シフトレジスタ
に所定のパターンが保持された状態で制御端子（４）を
１りｐツク期間″′０”にしてゲート回路（４υＣ１１
）・・・・・・等を通した信号を後段のフリップフロッ
プ０望（至）・・・・・・に供給し、再び制御端子（４
）を１”にし【シフトレジスタに保持されたパターンを
取出し、このパターンを判別することで、各ゲート回路
等の故障を検出することができる。
）に′１”の信号を供給することにより、スリップフロ
ップ回路（４２） ３３ Ｃ（３）−・・・・・が直列
に接続され、入力端から出力端までのシフトレジスタが
構成される。そこでこの状態で入力端に所定のパターン
を入力し、出力端に同一のパターンが出力されるか否か
を見ることで、内部回路の７リツプフキツブの故障を検
出することができる。また□フリップフロップが正常で
あったときに所定のパターンを供給し、シフトレジスタ
に所定のパターンが保持された状態で制御端子（４）を
１りｐツク期間″′０”にしてゲート回路（４υＣ１１
）・・・・・・等を通した信号を後段のフリップフロッ
プ０望（至）・・・・・・に供給し、再び制御端子（４
）を１”にし【シフトレジスタに保持されたパターンを
取出し、このパターンを判別することで、各ゲート回路
等の故障を検出することができる。
しかしながらこの回路においては、ゲー綽回路等の試験
を行う際には一部シフトレジスタ（フリップフロップ）
に保持された信号を１り四ツク転送して試験を行ってい
るだけであり、実際に回路が使用される際の動作スピー
ドでの試験ではないために、使用状態での動作が保障さ
れていなかった。
を行う際には一部シフトレジスタ（フリップフロップ）
に保持された信号を１り四ツク転送して試験を行ってい
るだけであり、実際に回路が使用される際の動作スピー
ドでの試験ではないために、使用状態での動作が保障さ
れていなかった。
従来の回路は上述のように構成されていた。このため試
験を行うために多くの配線が必要となったり、実際の動
作状態での試験が行えないなどの問題点があった。
験を行うために多くの配線が必要となったり、実際の動
作状態での試験が行えないなどの問題点があった。
本発明は、回路の一部を構成する７リツ゛プ７０ツブ５
１）６３・・・・・・のデータ入力に、テスト信号と通
常信号の一方または両方を外部からの制御信号（端子（
４ａ）（４ｂ） ）に従って任意に選択（ナンド回路−
姉・・・・・・（旬＠・・・・・・）してこの選択され
た信号をエクスクル−シブオフ回路［Ｆ］υ（８つ・・
・・・・を通じて取出す回路を設けると共に、初段のテ
スト信号を外部から供給するテスト入力端子（９）と、
任意の上記フリツプフロツプの出力を次段のテスト信号
として供給するラインと、終段の上記フリップフロップ
の出力を外部へ取出すテスト出力端子ＱＯ）とを設けた
試験回路を有してなる集積回路である。
１）６３・・・・・・のデータ入力に、テスト信号と通
常信号の一方または両方を外部からの制御信号（端子（
４ａ）（４ｂ） ）に従って任意に選択（ナンド回路−
姉・・・・・・（旬＠・・・・・・）してこの選択され
た信号をエクスクル−シブオフ回路［Ｆ］υ（８つ・・
・・・・を通じて取出す回路を設けると共に、初段のテ
スト信号を外部から供給するテスト入力端子（９）と、
任意の上記フリツプフロツプの出力を次段のテスト信号
として供給するラインと、終段の上記フリップフロップ
の出力を外部へ取出すテスト出力端子ＱＯ）とを設けた
試験回路を有してなる集積回路である。
この回路によれば、フリップフロップの入力側にテスト
信号と通常信号とを任意に選択してエクスクル−シブオ
ア回路を介して取出す回路を設けたことにより、少い配
線で、実際の動作状態での試験を行うことができる。
信号と通常信号とを任意に選択してエクスクル−シブオ
ア回路を介して取出す回路を設けたことにより、少い配
線で、実際の動作状態での試験を行うことができる。
第１図において、ＬＳＩ （１００）の入力端子（１）
からの信号が供給されてその信号が出力端子（３）に取
出される内部回路（２）の一部を構成する７リツプ７０
ツブ５］） ５２１・・・・・・（５ｎ）のデータ入力
に、通常信号の供給されるナンド回路但υ關・・・・・
・（６ｎ）とテスト信号の供給されるナンド回路（７１
）（７２）・・・・・・（７ｎ）が設けられ、このナン
ド回路６υ關・・・・・・（６ｎ）に制御端子（４ａ）
からの信号が供給され、ナンド回路σ１）（７２・・・
・・・（７ｎ）に制御端子（４ｂ）からの信号が供給さ
れる。そしてナンド回路６１） （７１） 、 Ｑ／Ｄ
σつ・・・・・・（６ｎ） （７ｎ）からの信号がそれ
ぞれエクスクル−シブオア回路のυ＠り・・・・・・（
８ｎ）に供給サレ、このエクスクル−シブオア回路（８
υ＠４・・・・・・（８ｎ）からの信号がフリップフロ
ップ５１）５ａ・・・・・・（５ｎ）に供給される。
からの信号が供給されてその信号が出力端子（３）に取
出される内部回路（２）の一部を構成する７リツプ７０
ツブ５］） ５２１・・・・・・（５ｎ）のデータ入力
に、通常信号の供給されるナンド回路但υ關・・・・・
・（６ｎ）とテスト信号の供給されるナンド回路（７１
）（７２）・・・・・・（７ｎ）が設けられ、このナン
ド回路６υ關・・・・・・（６ｎ）に制御端子（４ａ）
からの信号が供給され、ナンド回路σ１）（７２・・・
・・・（７ｎ）に制御端子（４ｂ）からの信号が供給さ
れる。そしてナンド回路６１） （７１） 、 Ｑ／Ｄ
σつ・・・・・・（６ｎ） （７ｎ）からの信号がそれ
ぞれエクスクル−シブオア回路のυ＠り・・・・・・（
８ｎ）に供給サレ、このエクスクル−シブオア回路（８
υ＠４・・・・・・（８ｎ）からの信号がフリップフロ
ップ５１）５ａ・・・・・・（５ｎ）に供給される。
さらに初段のナンド回路ｆｆ１）にテスト入力端子（９
）からの信号が供給され、各７リツプフｐツブ５υ拗・
・・・・・の出力がそれぞれ次段のナンド回路＠（７３
・・・・・・に供給され、終段のフリップフロップ（５
ｎ）の出力がテスト出力端子（１１）に取出される。
）からの信号が供給され、各７リツプフｐツブ５υ拗・
・・・・・の出力がそれぞれ次段のナンド回路＠（７３
・・・・・・に供給され、終段のフリップフロップ（５
ｎ）の出力がテスト出力端子（１１）に取出される。
この回路において、制御端子（４ａ）に“１” 、 （
４ｂ）に′ＯＮの信号を供給することにより、回路は通
常の動作状態となる。これに対して、端子（４ａ） （
４ｂ）皆共に１”属すると、クリップ７０ツブ６υ〜（
５ｎ）は全ズクリアされる。また端子（４ａ）を０”、
（４ｂ）を１″にすると、上述のスキャンパス法と同等
のシフトレジスタになる。そしてさらに、端子（４ａ）
（４ｂ）を共にｌ”にすると、フリップフロップ６１）
〜（５ｎ）は内部回路（２）の出力と前段のフリップフ
ロップの出力をｍｏｄ２加算し、すなわち通常信号とテ
スト信号を加算しながらシフトを行うことになり、実際
の動作状態での試験が可能となる。
４ｂ）に′ＯＮの信号を供給することにより、回路は通
常の動作状態となる。これに対して、端子（４ａ） （
４ｂ）皆共に１”属すると、クリップ７０ツブ６υ〜（
５ｎ）は全ズクリアされる。また端子（４ａ）を０”、
（４ｂ）を１″にすると、上述のスキャンパス法と同等
のシフトレジスタになる。そしてさらに、端子（４ａ）
（４ｂ）を共にｌ”にすると、フリップフロップ６１）
〜（５ｎ）は内部回路（２）の出力と前段のフリップフ
ロップの出力をｍｏｄ２加算し、すなわち通常信号とテ
スト信号を加算しながらシフトを行うことになり、実際
の動作状態での試験が可能となる。
すなわちこの回路において、シフトレジスタ構成とする
ことにより、少い配線で試験回路を構成することができ
、容易かつ正確に故障箇所を検出することができる。さ
らにこの回路におい【通常信号とテスト信号とを加算す
ることでｍ系列に似た回路を構成することができ、ここ
で発生されるランダムパターンを用いることにより、上
述のコンパクト・テスト法に近似の実時間での試験“を
行うことかできるものである。
ことにより、少い配線で試験回路を構成することができ
、容易かつ正確に故障箇所を検出することができる。さ
らにこの回路におい【通常信号とテスト信号とを加算す
ることでｍ系列に似た回路を構成することができ、ここ
で発生されるランダムパターンを用いることにより、上
述のコンパクト・テスト法に近似の実時間での試験“を
行うことかできるものである。
本発明によれば、フリップフロップの入力側にテスト信
号と通常信号とを任意に選択してエクスクル−シブオア
回路を介して取出す回路を設けたことにより、少い配線
で、実際の動作状態での試験を行うことができるように
なった。
号と通常信号とを任意に選択してエクスクル−シブオア
回路を介して取出す回路を設けたことにより、少い配線
で、実際の動作状態での試験を行うことができるように
なった。
第１図は本発明の一例の構成図、第２図、第３図は従来
の装置の構成図である。 （１）は入力端子、（２）は内部回路、（３）は出力端
子、（４ａ） （４ｂ）は制御端子、５１） 〜（５ｎ
）はフリップフロップ、−〜（６ｎ）συ〜（７ｎ）は
ナンド回路、侶υ〜（８ｎ）はエクスクル−シブオア回
路、（９）はテスト・ 入力端子、Ｑｌ）はテスト出力
端子、（ｉｏｏ）はＬＳＩである。 へ
の装置の構成図である。 （１）は入力端子、（２）は内部回路、（３）は出力端
子、（４ａ） （４ｂ）は制御端子、５１） 〜（５ｎ
）はフリップフロップ、−〜（６ｎ）συ〜（７ｎ）は
ナンド回路、侶υ〜（８ｎ）はエクスクル−シブオア回
路、（９）はテスト・ 入力端子、Ｑｌ）はテスト出力
端子、（ｉｏｏ）はＬＳＩである。 へ
Claims (1)
- 【特許請求の範囲】 回路の一部を構成するフリップフロップのデータ入力
に、テスト信号と通常信号の一方または両方を外部から
の制御信号に従つて任意に選択してこの選択された信号
をエクスクルーシブオア回路を通じて取出す回路を設け
ると共に、 初段のテスト信号を外部から供給するテスト入力端子と
、 任意の上記フリップフロップの出力を次段のテスト信号
として供給するラインと、 終段の上記フリップフロップの出力を外部へ取出すテス
ト出力端子とを設けた試験回路を有してなる集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083661A JPS61241675A (ja) | 1985-04-19 | 1985-04-19 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083661A JPS61241675A (ja) | 1985-04-19 | 1985-04-19 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241675A true JPS61241675A (ja) | 1986-10-27 |
Family
ID=13808634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083661A Pending JPS61241675A (ja) | 1985-04-19 | 1985-04-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241675A (ja) |
-
1985
- 1985-04-19 JP JP60083661A patent/JPS61241675A/ja active Pending
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