JPS612363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS612363A JPS612363A JP12414684A JP12414684A JPS612363A JP S612363 A JPS612363 A JP S612363A JP 12414684 A JP12414684 A JP 12414684A JP 12414684 A JP12414684 A JP 12414684A JP S612363 A JPS612363 A JP S612363A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は牛導体！！装置の製造方法に係り、特に、バ
イポーラ形半導体集積回路装置（以下ｒＢＩＰ・ＩＣＪ
という。）におけるトランジスタの電極引出部の形成方
法の改良に関するものである。
イポーラ形半導体集積回路装置（以下ｒＢＩＰ・ＩＣＪ
という。）におけるトランジスタの電極引出部の形成方
法の改良に関するものである。
［従来技術］
一般に、ＢＴＰ−ＩＣにおけるトランジスタは、ｐｎｎ
接合分離１択択酸化技術用いた酸化膜分離。
接合分離１択択酸化技術用いた酸化膜分離。
または３重拡散を用いる方法などによって電気的に独立
した島内に形成される。ここでは酸化膜分離法によって
ｎｐｎ トランジスタを形成する方法について述べる。
した島内に形成される。ここでは酸化膜分離法によって
ｎｐｎ トランジスタを形成する方法について述べる。
もちろん、これ以外の上記各種分離法を用いる場合、さ
らにはｐｎｐ ｉ−ランジスタについても適用できるも
のである。
らにはｐｎｐ ｉ−ランジスタについても適用できるも
のである。
第１図（ａ ）〜（ｅ）は従来の製造方法の主要工程段
階における状態を示す断面図である。以下この図につい
て従来の方法を簡単に説明する。低不純物濃度のｐ形（
ｐ−形）シリコン基板１にコレクタ埋込み層となる＾不
純物濃度のｎ形（ｎ＋形）層２を選択的に形成した後、
それらの上にｎ−彩エビタキシャル層３を成長させる［
第１図＜ａ＞１゜次に、下！酸化膜１０１の上に形成し
た窒化膜２０１をマスクとして選択酸化を施して厚い分
離酸化膜１０２を形成するが、このとぎこの分離酸化膜
１０２の下にはチャンネルカット用のｐ形層４が同時に
形成される［第１図（ｂ）］。
階における状態を示す断面図である。以下この図につい
て従来の方法を簡単に説明する。低不純物濃度のｐ形（
ｐ−形）シリコン基板１にコレクタ埋込み層となる＾不
純物濃度のｎ形（ｎ＋形）層２を選択的に形成した後、
それらの上にｎ−彩エビタキシャル層３を成長させる［
第１図＜ａ＞１゜次に、下！酸化膜１０１の上に形成し
た窒化膜２０１をマスクとして選択酸化を施して厚い分
離酸化膜１０２を形成するが、このとぎこの分離酸化膜
１０２の下にはチャンネルカット用のｐ形層４が同時に
形成される［第１図（ｂ）］。
次に、上述の選択酸化用のマスクとして用いた窒化膜２
０１を下敷酸化膜１０１とともに除去して、改めてイオ
ン注入保護用の酸化膜１０３を形成し、フォトレジスト
膜（この段階でのフォトレジスト膜は図示せず）をマス
クとして、外部ベース層となるｐ＋形層５を、さらに、
上記フォトレジスト膜を除去し、改めてフォトレジスト
Ｉ！１３０１を形成し、これをマスクとして活性ベース
層となるｐ形層６をイオン注入法によって形成するし第
１図（Ｃ）］。続いて、フォトレジスト膜３０１を除去
し、一般にホスシリケートガラス（ＰＳＧ）からなるパ
ッシベーション膜４０１を被着させ、ベースイオン注入
層５．６のアニールとＰＳＧ膜４０１の焼き締めとを兼
ねた熱処理を行なって、中間段階の外部ベース層５１お
よび活性ベース層６１とした後、ＰＳＧ膜４０１に所要
の開孔７０および８０を形成して、イオン注入法によっ
てエミッタ層となるべきｎ＋形層７およびコレクタ電極
取出層となるべき０＋形層８を形成する［第１図（ｄ）
］。その後、各イオン注入層をアニールして、外部ベー
ス層５２および活性ベース層６２を完成させるとともに
エミッタ層７１およびコレクタ電極取出層８１を形成し
た後に、ベース電極取出用の開孔５０を形成し、各開孔
部５０．７０および８０に電極の突扱は防止用の金属シ
リサイド［白金シリサイド（Ｐｔ −８ｉ ） 、パラ
ジウムシリサイド（Ｐｄ −８＋ ）など］膜５０１を
形成した上で、アルミニウム（ＡｆＬ＞のような低抵抗
金属によってベース電極配線９．エミッタ電極配線１０
およびコレクタ電極配線１１を形成する［第１図（ｅ）
］。
０１を下敷酸化膜１０１とともに除去して、改めてイオ
ン注入保護用の酸化膜１０３を形成し、フォトレジスト
膜（この段階でのフォトレジスト膜は図示せず）をマス
クとして、外部ベース層となるｐ＋形層５を、さらに、
上記フォトレジスト膜を除去し、改めてフォトレジスト
Ｉ！１３０１を形成し、これをマスクとして活性ベース
層となるｐ形層６をイオン注入法によって形成するし第
１図（Ｃ）］。続いて、フォトレジスト膜３０１を除去
し、一般にホスシリケートガラス（ＰＳＧ）からなるパ
ッシベーション膜４０１を被着させ、ベースイオン注入
層５．６のアニールとＰＳＧ膜４０１の焼き締めとを兼
ねた熱処理を行なって、中間段階の外部ベース層５１お
よび活性ベース層６１とした後、ＰＳＧ膜４０１に所要
の開孔７０および８０を形成して、イオン注入法によっ
てエミッタ層となるべきｎ＋形層７およびコレクタ電極
取出層となるべき０＋形層８を形成する［第１図（ｄ）
］。その後、各イオン注入層をアニールして、外部ベー
ス層５２および活性ベース層６２を完成させるとともに
エミッタ層７１およびコレクタ電極取出層８１を形成し
た後に、ベース電極取出用の開孔５０を形成し、各開孔
部５０．７０および８０に電極の突扱は防止用の金属シ
リサイド［白金シリサイド（Ｐｔ −８ｉ ） 、パラ
ジウムシリサイド（Ｐｄ −８＋ ）など］膜５０１を
形成した上で、アルミニウム（ＡｆＬ＞のような低抵抗
金属によってベース電極配線９．エミッタ電極配線１０
およびコレクタ電極配線１１を形成する［第１図（ｅ）
］。
第２図はこの従来方法で製造されたトランジスタの平面
パターン図である。第２図（ａ）は第１図（ｅ）に相当
するシングル・ベース構造で、第２図（ｂ）はダブル・
ベース構造どなっている。
パターン図である。第２図（ａ）は第１図（ｅ）に相当
するシングル・ベース構造で、第２図（ｂ）はダブル・
ベース構造どなっている。
ところで、トランジスタの周波数特性はベース・コレク
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造では、
ベース抵抗を低下するためにｐ＋形外部ベベーＨ５２を
設けたのであるが、これはベース・コレクタ容量の増大
を招くという欠点がある。また、ベース抵抗はエミッタ
層７１とベース電極取出開孔５０との距離り、にも依存
し、従来のものではベース電極配線９とエミッタ電極配
線１０との間隔と各電極配線９．１０の各開孔５０．７
０からのはみ出し分との合計距離となっており、フォト
エツチングの精度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。さらに、よく知
られているように、ベース抵抗を低減するために、第２
図（ｂ）に示すようなダブル・ベース構造とすることが
ある。
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造では、
ベース抵抗を低下するためにｐ＋形外部ベベーＨ５２を
設けたのであるが、これはベース・コレクタ容量の増大
を招くという欠点がある。また、ベース抵抗はエミッタ
層７１とベース電極取出開孔５０との距離り、にも依存
し、従来のものではベース電極配線９とエミッタ電極配
線１０との間隔と各電極配線９．１０の各開孔５０．７
０からのはみ出し分との合計距離となっており、フォト
エツチングの精度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。さらに、よく知
られているように、ベース抵抗を低減するために、第２
図（ｂ）に示すようなダブル・ベース構造とすることが
ある。
このとき、第２図（ａ ）のエミッタ長Ｌ１に比べ第２
図（ｂ）のエミッタ長Ｌ２は、高電流・高周波動作では
エミッタのベース電極に対向したエツジ部しか動かない
と考えられるで少し小さくてよい。しかし、それでもダ
ブル・ベース構造にするとベース面積が大幅に増大する
。さらに、ベース配線領域も増大する。
図（ｂ）のエミッタ長Ｌ２は、高電流・高周波動作では
エミッタのベース電極に対向したエツジ部しか動かない
と考えられるで少し小さくてよい。しかし、それでもダ
ブル・ベース構造にするとベース面積が大幅に増大する
。さらに、ベース配線領域も増大する。
［発明の概要］
この発明は以上のような点に鑑みてなされたもので、ベ
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取出すようにするこ
とと、エミッタ電極の一部をポリシリコン膜で形成して
このポリシリコン膜をマスクとして上記ベースの金属シ
リサイド膜形成のためのコンタクト開けを行なうことに
よって、エミッタ層とベース電極開孔との距離の中に両
電極配線の各開孔からのはみ出し分を組み入れる要がな
く、上記距離を短縮でき、しかも高不純物濃度の外部ベ
ース層を用いずにベース・コレクタ容量の増大の生じな
い、さらに、ダブル・ベース構造としてもベース面積の
増大を小さくしてベース・コレクタ容量の増大を生じな
い半導体装置の製造方法を提供することを目的としてい
る。
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取出すようにするこ
とと、エミッタ電極の一部をポリシリコン膜で形成して
このポリシリコン膜をマスクとして上記ベースの金属シ
リサイド膜形成のためのコンタクト開けを行なうことに
よって、エミッタ層とベース電極開孔との距離の中に両
電極配線の各開孔からのはみ出し分を組み入れる要がな
く、上記距離を短縮でき、しかも高不純物濃度の外部ベ
ース層を用いずにベース・コレクタ容量の増大の生じな
い、さらに、ダブル・ベース構造としてもベース面積の
増大を小さくしてベース・コレクタ容量の増大を生じな
い半導体装置の製造方法を提供することを目的としてい
る。
［発明の実施例］
第３図（ａ ）〜（Ω）はこの発明の一実施例による製
造方法の主要工程段階における状態を示す断面図で、第
１図の従来例と同等部分は同一符号で示す。まず、第１
図（ｂ）に示す状態までは従来と同様に、ｐ−形シリコ
ン基板１にｎ＋形コレクタ埋込み層２．ｎ−形エピタキ
シャルｉｉ３．チャンネルカット用ｐ形１１４および分
離用酸化膜１０２を形成した後、第１図（ｂ）における
窒化膜２０１および下敷酸化５１０１を除去し、改めて
イオン注入保護用の酸化膜１０３を形成し、図示しない
フォトレジストマスクを介して活性ベース層となるｐ形
層６をイオン注入法によって形成し、ベース電極開孔と
なるべき領域近傍の上記酸化膜１０３を除去し、冬の除
去部分を含めて全上面にポリシリコン５１６０１を被着
させる［第３図（ａ ）］。次に、ポリシリコン膜６０
１の表面にｐ形不純物を全面に導入してから、シンタリ
ングを行なうことによってｐ形層６を中間段階の活性ベ
ース領域６１とした俊、ポリシリコン膜６０１を選択エ
ツチング除去し、改めて酸化を行なって酸化膜１０３が
あった位置に酸化ｌ１１１０５．残されたポリシリコン
膜６０１の上に酸化膜１０６を形成し、さらに全上面に
ＰＳＧＩＩＩＩ４０１を形成する（第３図（ｂ）］。次
に、フォトレジストマスク（図示せず）を用いた選択エ
ツチングによって、エミッタ層およびコレクタ電極取出
層となるべき領域の酸化１１Ｊ１０５ｅ、１ＰｓＧＩＩ
Ｉ４０１ ヲｌｉ＆去Ｌ、ポリシリコン膜６０２を被着
させて、このポリシリコン膜にｎ形不純物を高濃度にイ
オン注入した後ドライブを行ない該ポリシリコン膜から
拡散させてエミッタ層となるべきｎ＋形層７１およびコ
レクタ電極取出層となるべきｎ＋形層８１を形成１−る
［第３図（Ｃ）］。次に、上記拡散源となったポリシリ
コン膜部分６０２．６０３のみを残すように選択エツチ
ングした後、レジヌト膜３０２をマスクとしてベース・
コンタクトの窓開けを行なう［第３図（ｄ）］。このと
き、レジヌト膜３０２は上記エミッタ層形成のポリシリ
コンＩＩ ６０２の内部になるようにして、上記ポリシ
リコン膜を一部マスクとしてベース・コンタクトとそれ
に続くポリシリコン膜６０１上の酸化膜１０６．ＰＳＧ
Ｗｉ４０１をエツチング除去している。低温く８００℃
〜９００℃程度）での酸化を行なってｎ＋層のポリシリ
コン膜６０２．６０３上に厚い酸化Ｉ１１０Ｂを、また
ｐｌｙ！のシリコン基板６２と０４層のポリシリコン膜
上に解い酸化膜１０７を形成するｒ第３図（ｅ）］。こ
れはよく知られたように、ｎ十不純物の燐や砒素が高濃
度に入ったシリコンおよびポリシリコンでは低温はど増
速酸化が行なわれることを使用している。次に、酸化膜
１０７のみをウォッシュアウトしてＰｔ 、 Ｐｄ 、
Ｔｉ 、 ｌ／Ｖ、 ＭＯなどのシリコンおよびポリ
シリコン膜との間に金属シリサイドを形成する金属層（
図示せず）を全上面に蒸着またはスパッタリングによっ
て形成した後、シンタリングを行なって金属シリサイド
膜５０１．’５０２をシリコン基体の露出面およびポリ
シリコン膜６０１表面の上に形成してから金属シリサイ
ド膜を残して金属層を王水などでエツチング除去するＬ
第３図（ｆン］。次に、パッシベーション用窒化膜２０
２（酸化膜でもよい）を被着させた後にこの窒化１１Ｍ
２０２および酸化膜１０８に選択エツチングを施してベ
ース電極用コンタクト孔５０．エミッタ電極用コンタク
ト孔７０およびコレクタ電極用コンタクト孔８０を形成
した後、たとえばＡＡなどの低抵抗金属によってベース
電極配線９．エミッタ電極配置１０およびコレクタ電極
配線１１をそれぞれ形成する［第３図（ｇ）コ。
造方法の主要工程段階における状態を示す断面図で、第
１図の従来例と同等部分は同一符号で示す。まず、第１
図（ｂ）に示す状態までは従来と同様に、ｐ−形シリコ
ン基板１にｎ＋形コレクタ埋込み層２．ｎ−形エピタキ
シャルｉｉ３．チャンネルカット用ｐ形１１４および分
離用酸化膜１０２を形成した後、第１図（ｂ）における
窒化膜２０１および下敷酸化５１０１を除去し、改めて
イオン注入保護用の酸化膜１０３を形成し、図示しない
フォトレジストマスクを介して活性ベース層となるｐ形
層６をイオン注入法によって形成し、ベース電極開孔と
なるべき領域近傍の上記酸化膜１０３を除去し、冬の除
去部分を含めて全上面にポリシリコン５１６０１を被着
させる［第３図（ａ ）］。次に、ポリシリコン膜６０
１の表面にｐ形不純物を全面に導入してから、シンタリ
ングを行なうことによってｐ形層６を中間段階の活性ベ
ース領域６１とした俊、ポリシリコン膜６０１を選択エ
ツチング除去し、改めて酸化を行なって酸化膜１０３が
あった位置に酸化ｌ１１１０５．残されたポリシリコン
膜６０１の上に酸化膜１０６を形成し、さらに全上面に
ＰＳＧＩＩＩＩ４０１を形成する（第３図（ｂ）］。次
に、フォトレジストマスク（図示せず）を用いた選択エ
ツチングによって、エミッタ層およびコレクタ電極取出
層となるべき領域の酸化１１Ｊ１０５ｅ、１ＰｓＧＩＩ
Ｉ４０１ ヲｌｉ＆去Ｌ、ポリシリコン膜６０２を被着
させて、このポリシリコン膜にｎ形不純物を高濃度にイ
オン注入した後ドライブを行ない該ポリシリコン膜から
拡散させてエミッタ層となるべきｎ＋形層７１およびコ
レクタ電極取出層となるべきｎ＋形層８１を形成１−る
［第３図（Ｃ）］。次に、上記拡散源となったポリシリ
コン膜部分６０２．６０３のみを残すように選択エツチ
ングした後、レジヌト膜３０２をマスクとしてベース・
コンタクトの窓開けを行なう［第３図（ｄ）］。このと
き、レジヌト膜３０２は上記エミッタ層形成のポリシリ
コンＩＩ ６０２の内部になるようにして、上記ポリシ
リコン膜を一部マスクとしてベース・コンタクトとそれ
に続くポリシリコン膜６０１上の酸化膜１０６．ＰＳＧ
Ｗｉ４０１をエツチング除去している。低温く８００℃
〜９００℃程度）での酸化を行なってｎ＋層のポリシリ
コン膜６０２．６０３上に厚い酸化Ｉ１１０Ｂを、また
ｐｌｙ！のシリコン基板６２と０４層のポリシリコン膜
上に解い酸化膜１０７を形成するｒ第３図（ｅ）］。こ
れはよく知られたように、ｎ十不純物の燐や砒素が高濃
度に入ったシリコンおよびポリシリコンでは低温はど増
速酸化が行なわれることを使用している。次に、酸化膜
１０７のみをウォッシュアウトしてＰｔ 、 Ｐｄ 、
Ｔｉ 、 ｌ／Ｖ、 ＭＯなどのシリコンおよびポリ
シリコン膜との間に金属シリサイドを形成する金属層（
図示せず）を全上面に蒸着またはスパッタリングによっ
て形成した後、シンタリングを行なって金属シリサイド
膜５０１．’５０２をシリコン基体の露出面およびポリ
シリコン膜６０１表面の上に形成してから金属シリサイ
ド膜を残して金属層を王水などでエツチング除去するＬ
第３図（ｆン］。次に、パッシベーション用窒化膜２０
２（酸化膜でもよい）を被着させた後にこの窒化１１Ｍ
２０２および酸化膜１０８に選択エツチングを施してベ
ース電極用コンタクト孔５０．エミッタ電極用コンタク
ト孔７０およびコレクタ電極用コンタクト孔８０を形成
した後、たとえばＡＡなどの低抵抗金属によってベース
電極配線９．エミッタ電極配置１０およびコレクタ電極
配線１１をそれぞれ形成する［第３図（ｇ）コ。
さらに、別の一実施例としてベース電極の一部となるポ
リシリコン膜６０１の形成に際して、第４図に示すよう
に、第３図（ａ）での酸化１！１１１０３のエツチング
を過剰に行なうことでシリコン島３の側壁にポリシリコ
ン膜６０１が接するようになり、第３図（Ｑ＞中のポリ
シリコン膜６０１のベース層６２との接面９０が小さく
てよくベース面積の縮小が行なえる。酸化膜のエツチン
グはポリシリコン膜６０１からの拡散層６３がベース層
６２の深さと同程度となることが耐圧の関係から最もよ
い。またポリシリコン１１１１１８０１の形成をベース
層６２の形成前に行なってベース層の深さの制御と結晶
欠陥防止の向上を行なうことができる。
リシリコン膜６０１の形成に際して、第４図に示すよう
に、第３図（ａ）での酸化１！１１１０３のエツチング
を過剰に行なうことでシリコン島３の側壁にポリシリコ
ン膜６０１が接するようになり、第３図（Ｑ＞中のポリ
シリコン膜６０１のベース層６２との接面９０が小さく
てよくベース面積の縮小が行なえる。酸化膜のエツチン
グはポリシリコン膜６０１からの拡散層６３がベース層
６２の深さと同程度となることが耐圧の関係から最もよ
い。またポリシリコン１１１１１８０１の形成をベース
層６２の形成前に行なってベース層の深さの制御と結晶
欠陥防止の向上を行なうことができる。
第５図（ａ）はこのようにして製造された従来法の第２
図に対応するトランジスタの平面パターン図で、図に示
すように、エミッタ層７１とベース電極９につながって
いるポリシリコンｒｓ６０１および金属シリサイド膜５
０１との距離Ｄ２は拡散のための窓開は部（７１に相当
）と拡散源となるポリシリコン膜６０２との重ね合わせ
部分で決まるので、従来の第２図に示した距離り、に比
して小さくできる。ベース抵抗はその分だけ小さくなる
のみでなく、従来のｐ十形外部ベース層５２（数１０Ω
／口〜１００Ω／口）の代わりに低非抵抗の金属シリサ
イド膜５０１（数Ω／口〜数１０Ω／口）を用いたので
小さくなる。さらに、ｐ１形外部ベース層５２を用いず
、ベース層６２自体若干小さくなっているので、ベース
・フレフタ容量も小さくなり、トランジスタの周波数特
性は改良される。しかしながら、第６図（ａ）で示すよ
うに、ベース電極となるポリシリコン膜６０１は分離エ
ツジに合わせ（図中矢印Ａ）、エミッタ・コクタクトも
分離エツジに合わせ（図中矢印Ｂ）で、エミッタのポリ
シリコン膜６０２はコンタクトに合わせ（図中矢印Ｃ）
るために、ポリシリコン膜間隔Ｄ（第５図（ａ）のＤ２
）は写真製版の重ね合わせ精度によって決まり、最悪の
第６図（ｂ）、（Ｃ）の場合のようにポリシリコン膜間
隔りがＯから正常なときの３倍にも大きく変化する。そ
こで、第５図（ｂ）のようにダブル構造とすることによ
って、第７図のように写真製版が最悪になってもベース
電極−エミッタ拡散の距離Ｄ２は設計通りとなる。さら
に、従来のダブル・ベース構造と異なって、第５図（ｂ
）に示すように両側のベース電極となるポリシリコン膜
を分離上にわたって形成してベース面積を縮小したので
、コレクタ電極６０１はベース・エミッタに対向した位
置に形成されている。なお、両側のベース電極のポリシ
リコン膜をＡｍ配線で接続したが、シリサイドで低抵抗
にされたポリシリコン膜で直接接続してからＡｍ電極配
線をしてももちろん同様の性能が得られる。
図に対応するトランジスタの平面パターン図で、図に示
すように、エミッタ層７１とベース電極９につながって
いるポリシリコンｒｓ６０１および金属シリサイド膜５
０１との距離Ｄ２は拡散のための窓開は部（７１に相当
）と拡散源となるポリシリコン膜６０２との重ね合わせ
部分で決まるので、従来の第２図に示した距離り、に比
して小さくできる。ベース抵抗はその分だけ小さくなる
のみでなく、従来のｐ十形外部ベース層５２（数１０Ω
／口〜１００Ω／口）の代わりに低非抵抗の金属シリサ
イド膜５０１（数Ω／口〜数１０Ω／口）を用いたので
小さくなる。さらに、ｐ１形外部ベース層５２を用いず
、ベース層６２自体若干小さくなっているので、ベース
・フレフタ容量も小さくなり、トランジスタの周波数特
性は改良される。しかしながら、第６図（ａ）で示すよ
うに、ベース電極となるポリシリコン膜６０１は分離エ
ツジに合わせ（図中矢印Ａ）、エミッタ・コクタクトも
分離エツジに合わせ（図中矢印Ｂ）で、エミッタのポリ
シリコン膜６０２はコンタクトに合わせ（図中矢印Ｃ）
るために、ポリシリコン膜間隔Ｄ（第５図（ａ）のＤ２
）は写真製版の重ね合わせ精度によって決まり、最悪の
第６図（ｂ）、（Ｃ）の場合のようにポリシリコン膜間
隔りがＯから正常なときの３倍にも大きく変化する。そ
こで、第５図（ｂ）のようにダブル構造とすることによ
って、第７図のように写真製版が最悪になってもベース
電極−エミッタ拡散の距離Ｄ２は設計通りとなる。さら
に、従来のダブル・ベース構造と異なって、第５図（ｂ
）に示すように両側のベース電極となるポリシリコン膜
を分離上にわたって形成してベース面積を縮小したので
、コレクタ電極６０１はベース・エミッタに対向した位
置に形成されている。なお、両側のベース電極のポリシ
リコン膜をＡｍ配線で接続したが、シリサイドで低抵抗
にされたポリシリコン膜で直接接続してからＡｍ電極配
線をしてももちろん同様の性能が得られる。
［発明の効果］
以上説明したように、この発明のよれば、エミッタの両
側にベース電極をポリシリコン膜と金属シリサイド膜と
の二重層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース電極取出領域とエミッタ層との距離を小
さくしベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレクタ間容
量を小さくでき、周波数特性の良好なトランジスタが得
られるなどの効果がある。
側にベース電極をポリシリコン膜と金属シリサイド膜と
の二重層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース電極取出領域とエミッタ層との距離を小
さくしベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレクタ間容
量を小さくでき、周波数特性の良好なトランジスタが得
られるなどの効果がある。
第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（ａ）〜（
ｇ）は本発明の一実施例になる製造方法の主要工程段階
における状態を示す断面図、第４図は本発明の別の実施
例になる製造方法の主要工程での断面図、第５図はこの
実施例の方法で製造されたトランジスタの平面パターン
図、第６図および第７図は写真製版の重ね合わせ精度に
よるＤ２の変動を示す断面図である。 図において、１はｐ−形シリコン基板、３はｎ−形エピ
タキシャル層（第１伝導形層）、６．６１．６２はベー
ス層、７．７１はエミッタ層、８゜８１はコレクタ電極
取出層、９はベース電極、１Ｏはエミッタ電極、１１は
コレクタ電極、１０２は分離酸化膜、１０１，１０５，
１０６，１０７゜１０８はシリコン酸化膜、２０１．２
０２は窒化膜、３０２はレジスト膜、４０１はＰＳＧ膜
（絶縁膜）、６００，６０１．６０２はシリコン膜、５
００．５０１は金属シリサイド膜である。 代 理 人 大 岩 増 雄第１
図 萬１ 図 ３′２ 萬２Ｍ 萬３図 Ａｒｆ） 萬３図 菖３図 第４図 第５図 第６図 第ｒ７図 手続補正書（自発）
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（ａ）〜（
ｇ）は本発明の一実施例になる製造方法の主要工程段階
における状態を示す断面図、第４図は本発明の別の実施
例になる製造方法の主要工程での断面図、第５図はこの
実施例の方法で製造されたトランジスタの平面パターン
図、第６図および第７図は写真製版の重ね合わせ精度に
よるＤ２の変動を示す断面図である。 図において、１はｐ−形シリコン基板、３はｎ−形エピ
タキシャル層（第１伝導形層）、６．６１．６２はベー
ス層、７．７１はエミッタ層、８゜８１はコレクタ電極
取出層、９はベース電極、１Ｏはエミッタ電極、１１は
コレクタ電極、１０２は分離酸化膜、１０１，１０５，
１０６，１０７゜１０８はシリコン酸化膜、２０１．２
０２は窒化膜、３０２はレジスト膜、４０１はＰＳＧ膜
（絶縁膜）、６００，６０１．６０２はシリコン膜、５
００．５０１は金属シリサイド膜である。 代 理 人 大 岩 増 雄第１
図 萬１ 図 ３′２ 萬２Ｍ 萬３図 Ａｒｆ） 萬３図 菖３図 第４図 第５図 第６図 第ｒ７図 手続補正書（自発）
Claims (2)
- （１）半導体基体の表面部に分離領域に囲まれコレクタ
領域を構成すべき第１伝導形層を形成する第１の工程、
この第１伝導形層の表面部の一部に第２伝導形のベース
層を形成する第２の工程、上記ベース層上のエミッタ層
が形成される部分の両側の一部からこれに接する上記分
離領域の上にわたってシリコン膜を形成する第３の工程
、上記ベース層上を含む上記第１伝導形層の表面上およ
び上記シリコン膜の上にシリコン酸化膜を形成する第４
の工程、上記シリコン酸化膜に選択エッチングを施して
コレクタ電極取出層を形成すべき部分およびエミッタ層
を形成すべき部分の上の上記シリコン酸化膜を除去する
第５の工程、この工程後シリコン膜を形成し第１伝導形
の不純物を高濃度に導入した後、アニーリングを施して
上記コレクタ電極取出層を形成すべき部分および上記エ
ミッタ層を形成すべき部分に第１伝導形の不純物をシリ
コン膜から基板ベース層内に拡散させてエミッタ層およ
びコレクタ電極取出層を形成する第６の工程、上記シリ
コン膜がエミッタ層およびコレクタ電極取出層を覆い隠
す部分を除いて選択的に除去する第７の工程、上記シリ
コン膜の一部を含めて選択的に上記ベース層上およびシ
リコン膜上の酸化膜を除去する第８の工程、第１伝導形
の不純物が高濃度に導入された少なくともエミッタ層上
のシリコン膜上に厚い酸化膜をおよび第８の工程で露に
されたベース電極形成部上に薄い酸化膜を比較的低温で
酸化することによつて形成する第９の工程、第９の工程
で形成されたベース電極形成部上の薄い酸化膜のウォッ
シュアウトする第１０の工程、上記ベース電極取出領域
および上記ベース層上のシリコン膜の上に金属シリサイ
ド膜を形成する第１１の工程、ならびに上記分離領域の
上および上記分離領域で囲まれ上記各工程を経た領域上
に保護膜を形成しそれぞれこの保護膜に設けた開孔を通
して上記シリコン膜上位置にベース電極、エミッタ層上
位置にエミッタ電極およびコレクタ電極取出層上位置に
コレクタ電極を形成する第１２の工程を備えたことを特
徴とする半導体装置の製造方法。 - （２）シリコン膜に多結晶シリコン膜を用い、第３の工
程では、多結晶シリコン膜を全上面に形成し第２伝導形
の不純物を導入後パターニングを施してベース層上の一
部からこれに接する分離領域の上にわたって残すことを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124146A JPH0611051B2 (ja) | 1984-06-14 | 1984-06-14 | 半導体装置の製造方法 |
| US06/698,523 US4665424A (en) | 1984-03-30 | 1985-02-05 | Semiconductor device |
| GB08508243A GB2157079B (en) | 1984-03-30 | 1985-03-29 | Electrode arrangement for semiconductor devices |
| US06/940,607 US4709469A (en) | 1984-03-30 | 1986-12-11 | Method of making a bipolar transistor with polycrystalline contacts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124146A JPH0611051B2 (ja) | 1984-06-14 | 1984-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612363A true JPS612363A (ja) | 1986-01-08 |
| JPH0611051B2 JPH0611051B2 (ja) | 1994-02-09 |
Family
ID=14878068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124146A Expired - Lifetime JPH0611051B2 (ja) | 1984-03-30 | 1984-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611051B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236347A (ja) * | 1987-03-24 | 1988-10-03 | Nec Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663821A (en) * | 1979-10-31 | 1981-05-30 | Toko Inc | Manufacture of zinc oxide film |
| JPS58176970A (ja) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5928378A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS5928377A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-14 JP JP59124146A patent/JPH0611051B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663821A (en) * | 1979-10-31 | 1981-05-30 | Toko Inc | Manufacture of zinc oxide film |
| JPS58176970A (ja) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5928378A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS5928377A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236347A (ja) * | 1987-03-24 | 1988-10-03 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611051B2 (ja) | 1994-02-09 |
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