JPS61236100A - Memory device - Google Patents
Memory deviceInfo
- Publication number
- JPS61236100A JPS61236100A JP60077243A JP7724385A JPS61236100A JP S61236100 A JPS61236100 A JP S61236100A JP 60077243 A JP60077243 A JP 60077243A JP 7724385 A JP7724385 A JP 7724385A JP S61236100 A JPS61236100 A JP S61236100A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal line
- storage
- control circuit
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に使用される記憶装置に関する
。特に、記憶装置に含まれ、物理的に分離することが不
可能な記憶制御回路と基本記憶部とを電気的に分離する
手段に関する。この分離後に基本記憶部の検査が実行さ
れる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a storage device used in an information processing device. In particular, the present invention relates to means for electrically isolating a storage control circuit and a basic storage section, which are included in a storage device and cannot be physically separated. After this separation, a check of the basic storage is performed.
本発明は、記憶部と記憶制御部とが物理的に分離し難い
構造の記憶装置において、
記憶部の試験時に、この記憶装置を使用する情報処理装
置を非接続状態にする操作により、記憶部と記憶制御部
とを電気的分離状態にもたらすことにより、
記憶部から引き出された端子に接続されたメモリテスタ
と記憶部とを直接接続状態にすることができるようにし
たものである。The present invention provides a storage device having a structure in which a storage section and a storage control section are difficult to physically separate. By electrically separating the memory tester and the storage control section, the memory tester connected to the terminal drawn out from the storage section and the storage section can be brought into a direct connection state.
従来例記憶装置を第２図に示す。この装置は、記憶制御
回路１１と、これに記憶装置内部でメモリアドレス制御
信号線１３２とメモリデータバス１３１とで接続された
基本記憶部１２とを備え、情報処理装置２とは、アドレ
ス・制御信号線１２２とデータバス１２１とで接続され
ている。また、メモリアドレス制御信号線１３２とメモ
リデータバス】３１とは、増設記憶装置３および３′に
接続できるように引出し端子を有する。A conventional storage device is shown in FIG. This device includes a storage control circuit 11 and a basic storage section 12 connected to this by a memory address control signal line 132 and a memory data bus 131 inside the storage device. It is connected by a signal line 122 and a data bus 121. Further, the memory address control signal line 132 and the memory data bus 31 have lead terminals so that they can be connected to the additional storage devices 3 and 3'.
記憶素子として半導体メモリＩＣが一般に使用される。 Semiconductor memory ICs are generally used as storage elements.
この半導体メモリＩＣに対しメモリテスタを使用した複
雑なテストパターンによる検査が随時行われる。The semiconductor memory IC is tested as needed using a memory tester using a complex test pattern.
ところで、従来例記憶装置１の基本記憶部１２をメモリ
テスタによりアドレス・制御信号線１２２およびデータ
バス１２１から記憶制御回路１１を経由して試験する場
合には、記憶制御回路１１でタイミングなどの試験条件
が緩和され厳密な試験が行えなくなる欠点があった。ま
た、メモリテスタを基本記憶部１２にメモリアドレス制
御信号線１３２とメモリデータバス１３１とを介して直
接接続した場合には、記憶制御回路１１内のトライステ
ートバッファ回路６１１ａを強制的にディスエーブル状
態にする回路を付加する必要があり、メモリテスタを接
続するたびにトライステートバッファ回路６１１ａをデ
ィスエーブル状態にさせなければならない欠点があった
。また、メモリアドレス制御信号線１３２とメモリデー
タバス１３１について記憶制御回路１１側と基本記憶部
１２側とに別個に入出力ピンを設けると、入出力ピンの
数が二倍に増える欠点があった。By the way, when testing the basic storage section 12 of the conventional storage device 1 with a memory tester via the address/control signal line 122 and the data bus 121 via the storage control circuit 11, the storage control circuit 11 performs timing and other tests. The drawback was that the conditions were relaxed and rigorous testing could no longer be conducted. Furthermore, when the memory tester is directly connected to the basic storage unit 12 via the memory address control signal line 132 and the memory data bus 131, the tri-state buffer circuit 611a in the storage control circuit 11 is forcibly disabled. However, there is a drawback in that the tri-state buffer circuit 611a must be disabled every time a memory tester is connected. Furthermore, if separate input/output pins were provided for the memory address control signal line 132 and the memory data bus 131 on the storage control circuit 11 side and the basic storage unit 12 side, there was a drawback that the number of input/output pins would double. .
本発明は、このような欠点を除去するもので、基本記憶
部を物理的に記憶制御回路に接続した状態で、しかも従
来例では試験の都度行われる内部回路状態の変思設定を
行わなくても、基本記憶部に直接接続した状態で試験を
実行することができる記憶装置を提供することを目的と
する。The present invention eliminates these drawbacks by eliminating the need to change the internal circuit state, which is done each time a test is done in the conventional example, while the basic storage unit is physically connected to the storage control circuit. Another object of the present invention is to provide a storage device that can perform tests while being directly connected to a basic storage unit.
本発明は、記憶部と、この記憶部にメモリデータバスお
よびメモリアドレス・制御信号線を介して接続された出
力バッファ回路を有する記憶制御部と、この記憶制御部
を情報処理装置に接続する第一の端子と、上記メモリデ
ータバスおよびメモリアドレス・制御信号線のそれぞれ
に接続された第二および第三の端子とを備えた記憶装置
で、前述の問題点を解決するための手段として、上記記
憶制御部と上記情報処理装置とが非接続状態にあるとき
に、上記出力バッファ回路の出力を高インピーダンス状
態に設定する手段を備えたことを特徴とする。The present invention provides a storage unit, a storage control unit having an output buffer circuit connected to the storage unit via a memory data bus and a memory address/control signal line, and a memory control unit that connects the storage control unit to an information processing device. As a means for solving the above-mentioned problem, the above-mentioned storage device is provided with a first terminal, and second and third terminals connected to the above-mentioned memory data bus and memory address/control signal line, respectively. The present invention is characterized by comprising means for setting the output of the output buffer circuit to a high impedance state when the storage control unit and the information processing device are in a disconnected state.
記憶部の試験を行うときに、まず、情報処理装置は第一
の端子から物理的に分離され、また、第二および第三の
端子に接続された外部の記憶手段もこれらの端子から物
理的に分離される。これにより、情報処理装置が接続さ
れた状態すなわち記憶部が利用されうる状態では、イネ
ーブル状態であったバッファ回路がディスエーブル状態
になり、メモリデータバスとメモリアドレス・制御信号
線とは記憶制御部から電気的に分離されて、この状態の
第二および第三の端子にメモリテスタを接続して、記憶
部との直接接続状態を実現する。When testing the storage section, first, the information processing device is physically separated from the first terminal, and the external storage means connected to the second and third terminals are also physically separated from these terminals. separated into As a result, when the information processing device is connected, that is, when the storage section can be used, the buffer circuit, which was enabled, becomes disabled, and the memory data bus and memory address/control signal lines are connected to the storage control section. A memory tester is connected to the second and third terminals in this state to achieve direct connection with the storage unit.
以下、本発明実施例装置を図面に基づいて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A device according to an embodiment of the present invention will be explained below based on the drawings.
第１図は本発明実施例装置が用いられた系統の構成を示
すブロック構成図である。符号１は本発明にかかわる記
憶装置であって、記憶制御回路１１と基本記憶部１２を
備えている。符号２は記憶装置１を使用する情報処理装
置であって、アドレス・制御信号線１２２およびデータ
バス１２１を介して記憶装置１に接続されている。また
、符号３および３′は増設記憶装置であって、基本記憶
部１２の記憶容量では不足の場合に、必要に応じて一台
またはそれ以上の台数がメモリアドレス・制御信号線１
３２およびメモリデータバス１３１を介して基本記憶部
１２とともに記憶制御部１１に接続される。FIG. 1 is a block configuration diagram showing the configuration of a system in which an apparatus according to an embodiment of the present invention is used. Reference numeral 1 denotes a storage device according to the present invention, which includes a storage control circuit 11 and a basic storage section 12 . Reference numeral 2 denotes an information processing device using the storage device 1, and is connected to the storage device 1 via an address/control signal line 122 and a data bus 121. Further, reference numerals 3 and 3' denote expansion storage devices, and when the storage capacity of the basic storage section 12 is insufficient, one or more of them can be connected to the memory address/control signal line 1 as needed.
32 and a memory data bus 131, it is connected to the storage control unit 11 together with the basic storage unit 12.
本発明の特徴とするところは、メモリアドレス制御信号
線１３２とメモリデータバス１３１に接続されている記
憶制御回路１１内のトライステートバッファ回路６１１
ａをディスエーブルするオアゲート回路７と、制御回路
分離信号線１２３と、プルアップ抵抗８とが付加されて
い°ることにある。A feature of the present invention is that a tri-state buffer circuit 611 in the memory control circuit 11 connected to the memory address control signal line 132 and the memory data bus 131
The reason is that an OR gate circuit 7 for disabling a, a control circuit isolation signal line 123, and a pull-up resistor 8 are added.
制御回路分離信号線１２３は情報処理装置２内で接地さ
れており、したがって、メモリアドレス制御信号線１３
２に接続されているトライステートバッファ回路６１１
ａは常にイネーブルされて単なるバッファ回路として動
作する。また、メモリデータバス１３１に接続された記
憶制御回路１１内のトライステートバッファ回路６１１
ａは、オアゲート回路７によって制御回路分離信号線１
２２の影響を受けることなく記憶制御回路１１によって
のみ制御される。The control circuit separation signal line 123 is grounded within the information processing device 2, and therefore the memory address control signal line 13
A tri-state buffer circuit 611 connected to 2
a is always enabled and operates as a simple buffer circuit. Also, a tri-state buffer circuit 611 in the storage control circuit 11 connected to the memory data bus 131
a is connected to the control circuit separation signal line 1 by the OR gate circuit 7.
It is controlled only by the storage control circuit 11 without being influenced by the storage control circuit 22.
すなわち、通常の記憶装置としての動作に対して制御回
路分離信号線１２２の付加は何ら影響を与えない。That is, the addition of the control circuit separation signal line 122 has no effect on the operation as a normal storage device.
次に、メモリテスタによって基本記憶部１２を試験する
場合には、情報処理装置２と増設記憶装置３および３′
とは記憶装置１に接続されない。したがって、制御回路
分離信号ｖＡ１３２は解放状態になり、プルアップ抵抗
８の働きによって制御回路分離信号線１２３は論理レベ
ル「１」の状態に固定される。これにより、記憶制御回
路１１内のメモリアドレス・制御信号線１３２に接続さ
れているトライステートバッファ回路６１１ｂとメモリ
データバス１３１に接続されているトライステートバッ
ファ回路６１１ａとはともにディスエーブル状態になり
、電気的にメモリアドレス・制御信号線１３２とメモリ
データバス１３１とは記憶制御回路１１から分離され、
メモリアドレス制御信号線１３２とメモリデータバス１
３１を介してメモリテスタと基本記憶部２とを直接に接
続することが可能になる。Next, when testing the basic storage unit 12 with a memory tester, the information processing device 2 and the additional storage devices 3 and 3'
is not connected to the storage device 1. Therefore, the control circuit isolation signal vA132 becomes released, and the control circuit isolation signal line 123 is fixed at logic level "1" by the action of the pull-up resistor 8. As a result, the tristate buffer circuit 611b connected to the memory address/control signal line 132 in the storage control circuit 11 and the tristate buffer circuit 611a connected to the memory data bus 131 are both disabled. Electrically, the memory address/control signal line 132 and the memory data bus 131 are separated from the storage control circuit 11.
Memory address control signal line 132 and memory data bus 1
It becomes possible to directly connect the memory tester and the basic storage unit 2 via 31.
本発明は、以上説明したように、基本記憶部と記憶制御
回路とを電気的に分離する信号を情報処理装置とのイン
タフェース信号に含ませることにより、基本記憶部をメ
モリテスタで試験する場合に、操作を必要とせず基本記
憶部と記憶制御回路を分離することができ、基本記憶部
を記憶制御回路を介さず直接に試験することができる効
果がある。As explained above, the present invention includes a signal for electrically isolating the basic storage section and the storage control circuit in the interface signal with the information processing device, so that the basic storage section can be tested with a memory tester. This has the effect that the basic storage section and the storage control circuit can be separated without requiring any operation, and that the basic storage section can be directly tested without going through the storage control circuit.
第１図は本発明実施例回路の構成を示すブロック構成図
。
第２図は従来例回路の構成を示すブロック構成図。
１・・・記憶装置、２・・・情報処理装置、３．３′・
・・増設記憶装置、７・・・オアゲート回路、８・・・
プルアンプ抵抗、１１・・・記憶制御回路、１２・・・
基本記憶部、１２１・・・データバス、１２２・・・ア
ドレス・制御信号線、１２３・・・制御回路分離信号線
、１３１・・・メモリデータバス、１３２・・・メモリ
アドレス・制御信号線、５１１ａ。
５１１ｂ・・・バッファ回路、６１１ａ、 ６１１ｂ・
・・トライステートバッファ回路。FIG. 1 is a block configuration diagram showing the configuration of a circuit according to an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of a conventional circuit. 1...Storage device, 2...Information processing device, 3.3'.
...Expansion storage device, 7...OR gate circuit, 8...
Pull amplifier resistor, 11... Memory control circuit, 12...
Basic storage unit, 121...Data bus, 122...Address/control signal line, 123...Control circuit separation signal line, 131...Memory data bus, 132...Memory address/control signal line, 511a. 511b...Buffer circuit, 611a, 611b.
...Tri-state buffer circuit.
Claims (1)
制御信号線を介して接続された出力バッファ回路を有す
る記憶制御部と、 この記憶制御部を情報処理装置に接続する第一の端子と
、 上記メモリデータバスおよびメモリアドレス・制御信号
線のそれぞれに接続された第二および第三の端子と を備えた記憶装置において、 上記記憶制御部と上記情報処理装置とが非接続状態にあ
るときに、上記出力バッファ回路の出力を高インピーダ
ンス状態に設定する手段 を備えたことを特徴とする記憶装置。(1) A storage section, and a memory data bus and memory address bus connected to this storage section.
a storage control unit having an output buffer circuit connected via a control signal line; a first terminal connecting the storage control unit to the information processing device; and a memory data bus and a memory address/control signal line, respectively. In a storage device including connected second and third terminals, when the storage control unit and the information processing device are in a disconnected state, the output of the output buffer circuit is set to a high impedance state. A storage device characterized by comprising means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077243A JPS61236100A (en) | 1985-04-11 | 1985-04-11 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077243A JPS61236100A (en) | 1985-04-11 | 1985-04-11 | Memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236100A true JPS61236100A (en) | 1986-10-21 |
Family
ID=13628416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077243A Pending JPS61236100A (en) | 1985-04-11 | 1985-04-11 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236100A (en) |
-
1985
- 1985-04-11 JP JP60077243A patent/JPS61236100A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5347181A (en) | Interface control logic for embedding a microprocessor in a gate array | |
| JP2659095B2 (en) | Semiconductor integrated circuit device having gate array and memory | |
| US5416919A (en) | Semiconductor integrated circuit with functional blocks capable of being individually tested externally | |
| EP0414014A2 (en) | Semiconductor device and method of testing the same | |
| JPS61236100A (en) | Memory device | |
| JPH04248483A (en) | Semiconductor integrated circuit | |
| JPS5875239A (en) | Electronic equipment | |
| JP2628311B2 (en) | Microcomputer | |
| JP2601792B2 (en) | Large-scale integrated circuit device | |
| KR0146186B1 (en) | The ic test device for multi-chip package | |
| JP2633692B2 (en) | Semiconductor test method | |
| JP2709334B2 (en) | Semiconductor integrated circuit | |
| JPS6093362A (en) | Testing system of unit with integrated circuit element mounted | |
| JPH01205346A (en) | Semiconductor integrated circuit | |
| JPH05302962A (en) | Lsi package for data communication use | |
| JPS6027054B2 (en) | Input/output control method | |
| JPH07117575B2 (en) | Semiconductor integrated circuit | |
| JPS6159565A (en) | Interrupt input device of multicomputer system | |
| JPS58107936A (en) | Composite bus circuit | |
| JPS62140453A (en) | Semiconductor integrated circuit device | |
| JPH01293650A (en) | Integrated circuit | |
| JPS60142425A (en) | Scanning control system | |
| JPH0365672A (en) | Semiconductor integrated circuit | |
| JPH0212077A (en) | On-board scanning test system | |
| JPS59221131A (en) | Data transmission station |